talentyxc的博客

摘要   根据MPEG2协议和数字电视的条件接收原理，提出了一种只用条件接收表(CAT)来传输授权管理信息(EMM)和授权控制信息(ECM)的方法。该方法已经采用FPGA芯片成功实现。   关键词：条件接收；数字电视；CAT；EMM；ECM   数字电视的影音效果、抗干扰性等特点是传统模拟电视所不能比拟的，是电视事业将来必然的发展趋势。为了保障并促进数字电视能健康快速的发展，我们必须保障数字电视运营商的利益。数字电视条件接收系统(简称CAS)就是保障运营商利益的技术基石。具体来说CAS是保证只有付费的用户才能正常收看节目的一系列技...

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  接地技术的讨论 Q1：为什么要接地? Answer：接地技术的引入最初是为了防止电力或电子等设备遭雷击而采取的保护性措施，目的是把雷电产生的雷击电流通过避雷针引入到大地，从而起到保护建筑物的作用。同时，接地也是保护人身安全的一种有效手段，当某种原因引起的相线（如电线绝缘不良，线路老化等）和设备外壳碰触时，设备的外壳就会有危险电压产生，由此生成的故障电流就会流经PE线到大地，从而起到保护作用。随着电子通信和其它数字领域的发展，在接地系统中只考虑防雷和安全已远远不能满足要求了。比如在通信系统中，...

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  1 、充分了解各方的设计需求，确定合适的解决方案     启动一个硬件开发项目，原始的推动力会来自于很多方面，比如市场的需要，基于整个系统架构的需要，应用软件部门的功能实现需要，提高系统某方面能力的需要等等，所以作为一个硬件系统的设计者，要主动的去了解各个方面的需求，并且综合起来，提出最合适的硬件解决方案。比如A项目的原始推动力来自于公司内部的一个高层软件小组，他们在实际当中发现原有的处理器板IP转发能力不能满足要求，从而对于系统的配置和使用都会造成很大的不便，所以他们提出了对新硬件的需求。根据...

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模拟电路  1、基尔霍夫定理的内容是什么？（仕兰微电子）  2、平板电容公式(C=εS/4πkd)。（未知）  3、最基本的如三极管曲线特性。（未知）  4、描述反馈电路的概念，列举他们的应用。（仕兰微电子）  5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）  6、放大电路的频率补偿的目的是什...

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一些FPGA的视频 http://sealyl.blog.xunlei.com 这个网站有好多下载资源  http://www.farsight.com.cn

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记者注意到，除了传统的通信及工业控制领域外，PLD厂商近来颇为关注消费类电子市场。2008年1月，赛灵思推出其最新的90纳米低成本Spartan-3A FPGA器件。针对数字显示、机顶盒以及无线路由器等应用而优化的这些小封装器件满足了业界对更小器件封装尺寸的需求，为对成本极为敏感的消费电子设计提供了更好的支持。而赛灵思推出的相关产品在平板显示及汽车电子领域的卓越表现也颇受用户好评。 由于价格持续下降以及政府大力推广数字电视，平板显示成为电子行业中一个快速增长的领域。赛灵思的FPGA在支持这些显示技术背后的众多关键技术方面扮...

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1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？ 同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 电路设计可分类为同步电路和异步电路设计。同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也...

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1 ISE 软件的运行及ModelSim 的配置 2 创建一个新工程 3 创建一个VHDL源文件框架 4 利用计数器模板向导生成设计 5 仿真 6 创建Testbench波形源文件 7 设置输入仿真波形 8 调用ModelSim 进行仿真简介 9 调用ModelSim 进行行为仿真（Simulate Behavioral Model） 10 转换后仿真（Simulate Pose-Translate VHDL Model） 11 调用ModelSim 进行映射后仿真（Simulate Post-Map VHDL Model） 12 布局布线后的仿真（ Simulate Post-Place&Route VHDL Model）

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程序思路很简单，就是利用50MHz的外部时钟输入，经过2次分频得到1秒的精确定时，给LED取反。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; --USE IEEE.STD_LOGIC_ARITH.ALL; --USE IEEE.STD_LOGIC_UNSIGNED.ALL; entity led is     port(led1,led2,led3,led4:out bit;clk:in bit); end led; architecture led_blink of led is begin     process(clk)     variable s1:integer:=0;     variable s2:integer:=0;     begin         i1:if (clk'event and clk='1') then     ...

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