就我所在的設計公司, 測試工程師需要參與下列設計流程的review meeting: 1. 在芯片內各IP皆設計或合成完畢,
準備完成互連, 進入全片版圖製作 (Layout) 時, 會由PM (Project Manager)召開Pre-Layout
Review Meeting. 該專案被指派之測試工程師需參與該會議. 會議中各IP負責人會列席報告,
解釋其IP的聯外信息通道設定及作用, 並提出欲測試的項目, 測試工程師於此紀錄各IP之測試項目 (all listed test
items), 並依照預先規劃測試機 (如 Teradyne J750) 之硬體限制, 對超出測試機能力之測試要求 (如400MHz
PLL欲測試其時鐘信號輸出)...
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