在具有挑战性的经济时代，半导体产业越来越多的依靠基于可复用半导体IP（intellectual
property）的芯片设计来提高生产效益。
IP可以从各种方式来获得——商业IP供应商，重新利用现有的早期设计模块，独立于芯片组新的功能模块设计等。
从概念上来说， IP复用会加速芯片设计，但新加入的IP及相关的集成问题对总体质量的影响仍然是芯片设计师关注的一个重要方面。
IP质量是一个在半导体行业内不同方面和不同角度激烈辩论的话题，取决于是从供应商角度还是从消费者角度。
芯片设计遵守IP标准（ USB， SATA，以太网，蓝牙等）
或功能需求相对比较容易理解，而且通常不是最大的问题。然而在实现和芯片集成过程中遵守IP标准却成为最大问题。
首先确实是没有一个既定的IP标准来规范IP的实现。IP在寄存器传输等级（RTL）（或RTL发生器）处通常表述为“soft IP
”，在实现过程中能看见的问题有限。然而，并非所有情况都是这样。在实现和芯片集成过程中可以通过管理IP质量方法从而避免很多问题。
IP设计与开发首先介绍IP的设计和开发。在这一阶段设计师在功能验证上付出了很大努力。但是，IP设计师需要对实现问题同样认真对待。一种可行的办法是通过综合，布局和布线对IP做试验，来寻找实现过程中出现的问题。
图 1 IP设计与开发这就需要做多种实现方案来适应不同的目标市场和加工技术。这种方法可能很昂贵，费时的，因此，效率低下。此外，某些
IP供应商甚至没有相应的工具和专业知识来做这些实现试验。
一个更有效的办法是使用的RTL分析工具发现和纠正实现过程中的问题，其原理是创建一个虚拟原型的RTL来考虑到各种不同的实现环境。这种手段可以对相关问题进行预测，如综合，电力，时间，地区，拥塞，可测试性，时钟和复位方案，时钟域，限制条件，时间的例外情况等等。
这些工具是针对RTL开发，可以假设分析不同的目标市场和工艺技术。它们还提供了如何解决具体的RTL代码的可操作信息反馈到IP设计师。由于这些工具是为RTL设计师设计的，因此他们并不需要专门知识与实际实现的工具并且运行速度更快。
经过这种分析，IP质量会有显著的提高，从而更容易实现和融入到芯片中。这对设计师在设计IP时捕捉设计意图（确定时钟，重置，以及时钟域，时钟同步计划，电力规格，关键时序路径，规划，验证时间的例外情况等等）更为重要，而且可以通过部分切换将设计意图捕获和传递给IP消费者。
IP切换IP供应商交付的系列产品通常包括RTL （或一个RTL发生器）
，核查试验台，和软件驱动器。通过部分切换要捕捉和传递IP设计意图同样重要的。
图2：IP切换
IP切换应当包括以下各项交付：
1.质量报告——IP开发期间RTL分析的捕获结果，包括综合，结构和功能分析，时钟和复位，时钟域，电力，时间的限制，可测性。
2.弃权证书——关于IP设计师进行了分析并认可的设计规则。这些豁免应得到设计师的授权。
3.规格——关于地区，电力，时间，拥塞，可测性，时钟和复位。这些可能是作为某一特定目标市场，应用程序或工艺技术的规格。
4.制约因素——芯片等级分析和实现过程中使用。这些措施包括时间限制，时间例外，电力意图，执行指令。
这些交付必须是IP切换工具正式的一部分，可以将设计师的设计意图在IP供应商和消费者之间进行交流。这种结构的切换增加了透明度，并为芯片设计人员就如何更好地整合IP提供指导。
IP验收芯片设计团队的IP验收需要对IP交付和与IP相关的风险评估有更好的了解。
图3 IP验收
这可以分为以下几大类：
1.IP开发——包括IP切换工具的详细分析来理解IP框架和完整的设计意图。这也有助于芯片设计师理解该IP设计师所使用的各种规格和设计风格。
2.IP固有的风险评估——理解IP内部的风险。IP设计师弃权的设计规则也应该作为这个过程的一部分。必须在这个阶段彻底验证时钟域交叉，时序限制以及例外的时序，。
3.IP适应性风险评估——理解集成风险。目标是确保IP设计期间所作假设与芯片级别要求一致。确保IP和芯片之间使用的时钟边缘，锁存，三态，重置是一致的。其他与芯片环境相关的适应性风险为芯片的IP
现在插入-时钟域同步，隔离电源和电压域，寄存器输出，测试信号连接等。
一旦这一步完成后，IP就已准备好融入芯片。
芯片集成上述阶段完成后就到了芯片集成阶段，所有新的IP和设计模块应该经历了质量分析和验收测试。芯片集成者应该能够重复使用IP开发者传递的设计意图。特别是IP豁免和限制应用于芯片级分析当中。再利用的设计意图并防止重复工作已经做到IP级别。
图4芯片集成
由于多个IP和模块首次集成到一起，跨块一致性等问题（如时钟方案，组合循环，不固定的网络（Floating
Net）以及多个驱动）应在这个阶段检测和处理。此外，应集中努力进行芯片级管理（时钟域，电压和功率域，扫描链（scan
chains），时钟树，关闭电源，区域，布线拥塞和时序）。
IP供应商和消费者之间的协作对于芯片设计成功和高效率是至关重要的。还有第三个工具和自动化的关键因素。从IP设计到芯片集成捕捉和传递设计意图的观念很可能伴随着一个独立的工具，其具有丰富的设计知识数据库和在实现之前的操作抽象级别。
在过去的几年里Atrenta致力于早期设计关闭（Early Design
Closure）的解决。行业标准SpyGlass产品系列可以进行RTL分析和验证，新兴1Team产品系列可以进行结构可行性和开发。
针对基于IP的高效芯片设计需求的逐渐增长，我们推出了一套的参考方法GuideWare，用于高效的IP开发，切换，验证以及芯片集成。图中显示的是处理一个RTL
IP之后的样品“规格”表，其由Atrenta自动生成。
参考文献：http://www.chipdesignmag.com/display.php?articleId=3208
作者：Atrenta公司Piyush Sancheti，编译：与非网 李佳俊
