入电流（IIL/IIH）测试
IIL是驱动低电平（L）时的输入（I）电流（I），IIH则是驱动高电平（H）时的输入（I）电流（I）。下表是256 x 4静态RAM的IIL/IIH参数说明：
| Parameter | Description | Test Conditions | Min | Max | Units |
| IIL，IIH | Input Load Current | VDD=5.25V Vss≤Vin≤VDD | -10 | 10 | uA |
测试目的
IIL测试测量的是输入管脚到到VDD的阻抗，IIH测量的则是输入管脚到VSS的阻抗。此项测试确保输入阻抗满足参数设计要求，并保证输入端不会吸收高于器件规格书定义的IIL/IIH电流。另外，这也是验证和发现COMS工艺制程中是否存在问题的好方法。IIL/IIH测试方法有不少，下面一一表述。
串行（静态）测试法
进行IIL测试时，首先电源端施加VDDmax，所有的输入管脚通过Pin Driver施加VIH预处理为逻辑1状态；接着通过切换将DC测量装置（如PMU）连接到待测的管脚，驱动低电平输入，测量其电流并与期间规格书中定义的IIL边界进行比较；完成后再切换到下一个待测引脚。这个过程不断重复知道所有的输入管脚均完成测试。
图4-14.串行/静态测试（IIL）
IIH测试时，首先电源端施加VDDmax，所有的输入管脚通过Pin Driver施加VIL预处理为逻辑0状态；接着通过切换将PMU连接到待测的管脚，驱动高电平输入，测量其电流并与期间规格书中定义的IIH边界进行比较；完成后再切换到下一个待测引脚。这个过程不断重复知道所有的输入管脚均完成测试。与IIL不同之处在于，IIH测试要求电压钳制，测试时要确认VDD、Vin及IIL/IIH limit等的设置正确。
与之类似，进行
图4-15.串行/静态测试（IIH）
在对某个管脚进行测试时，IIL测试和IIH 测试是交替而独立进行的，先驱动低电平测量电流，再驱动高电平测量电流，然后管脚在下一个管脚测试前恢复为最初的状态。
串行静态测试的优点在于，可以单独地每一个管脚上的电流；另外，因为被测的管脚与其它输入管脚接受的电平不一样，故管脚与管脚之间的漏电流路径都会显现。缺点也是有的，那就是测试时间的增加。
注意，对于一些类型的DUT，将所有输入设置为低或者高也许会引起一些问题，如将器件带入未知状态，这需要事先对待测器件的功能真值表进行确认。还要注意的是，其他双向IO管脚在进行IIL/IIH测试时可能会意外打开，如果这些引脚由测试机驱动，高的IDD电流可能引起DUT内部供电电压低于输入测试电压，以便输入保护装置吸收多出的电流；如果DUT是CMOS工艺，就算这些双向IO管脚处于悬空状态，依然有高电流产生的可能。解决方法是，在这些管脚上加上输出负载，把它们固定成逻辑1或逻辑0电平，这样即使它们打开了，电流也被负载电路给限制了。
阻抗计算
当管脚上施加的是VDD电平，IIL/IIH测试实际上测量的是此管脚到VSS的阻抗；相反，当管脚上施加的是VSS电平，IIL/IIH测试实际上测量的则是此管脚到VDD的阻抗。通过施加电压测量电流，我们可以根据欧姆定律计算出其输入阻抗。器件的规格书定义了输入管脚施加VDDmax电压下允许流入管脚的最大电流，从中我们可以得出器件必需具备的最小输入阻抗。如图4-16情况下，输入阻抗必须大于525Kohm测试才会通过。
图4-16.IIL/IIH阻抗计算
有些测试系统拥有per pin PMU的架构，这允许它进行并行的漏电流测试。所谓并行就是所有的输入管脚同时而独立地施加电压并进行电流测量——驱动逻辑1到所有的输入管脚，同时测量它们的电流；接着驱动逻辑0到所有的输入管脚，再去测量它们的电流。测量的结果与程序中设定的边界相比较以判断器件通过与否。
并行漏电流测试的优点在于其速度快，所有的待测管脚同一时间测试完毕，节省了大量测试时间。缺点有二，一是因为所有管脚同时施加相同的电平，管脚间的漏电流难以发现；二是要求测试机拥有per pin PMU结构，增加了硬件成本。
图4-17.并行测试（IIL/IIH）
集体测试法
部分测试系统能够进行集体漏电流测试（群测），就是单个的PMU连接到所有的输入管脚，在同一时间测量整体的电流：驱动所有输入管脚到逻辑1点平，测量总电流；再驱动所有输入管脚到逻辑0点平，测量总电流。测量的结果与程序中设定的边界相比较以判断器件通过与否。
集体测试法的电流边界是基于器件规格书中的单独管脚的限定而设置的，如求和。如果实际测量的电流值，则我们通常需要按照前面介绍的串行/静态测试法对每个管脚进行独立的测试。群测法对COMS器件的测试效果较好，因为COMS器件的输入阻抗较高，通常我们测得的都是0电流，如果有异常，表现很明显。部分情况下不能使用群测法，如有特定低阻抗的输入管脚，外接上拉、下拉等情况，它们消耗的电流必然较大。
群测法的优点自不必说，能在短时间内迅速地进行漏电流的测试而不必强调per pin PMU结构，算是融合了串行和并行各自的优点；但是有缺点也是必然的：测试对象有限，只能运用于高输入阻抗的器件；单独管脚的漏电流无法知道；出现fail的情况必须用串行/静态测试法重新测试。
图4-18.集体测试（IIL/IIH）
打开datalogger观察测量结果，测试某个器件后，其测试结果不外乎以下三种情况：
1. 电流在正常范围，测试通过；
2. 电流高于上限或低于下限，测试不通过，但是电流在边界附近或在机台量程之内，偏差较小；
3. 电流高于上限或低于下限，测试不通过，且电流不在边界附近或在机台量程之外，偏差较大。
当测试不通过的情况发生，我们首先要找找非器件的原因：将器件从socket上拿走，运行测试程序空跑一次，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，这和我们之前介绍的电流类测试是一致的。
Datalog of: IIL/IIH
Serial/Static test using the PMU
Pin Force/rng Meas/rng Min Max Result
PIN1 5.250 V/8V 1.0na/20uA -10.0uA 10.0uA PASS
PIN1 0.000 V/8V 0.0na/20uA -10.0uA 10.0uA PASS
PIN2 5.250 V/8V 20.4ua/20uA -10.0uA 10.0uA FAIL
PIN2 0.000 V/8V 0.0na/20uA -10.0uA 10.0uA PASS
PIN3 5.250 V 8V 1.0na/20uA -10.0uA 10.0uA PASS
PIN3 0.000 V/8V -1.0na/20uA -10.0uA 10.0uA PASS
PiN4 5.250 V/8V 1.0na/20uA -10.0uA 10.0uA PASS
PIN4 0.000 V/8V -18.6ua/20uA -10.0uA 10.0uA FAIL
上面的datalog显示pin4的测量值偏离了边界，但是还在测量范围之内（<20uA），这是情况2的情形，这可能是器件本身的缺陷引起，也有可能由晶圆制造过程中的异变或静电对管脚的伤害造成。从datalog中我们可以看出，这是器件内管脚到VDD端的通路出了问题导致了漏电流——给管脚施加GND电平时有电流从VDD端经器件流往PMU，引起负电流。需要的话可以通过电阻代替法校验PMU的准确度以保证测量的精度。
而pin2的测量值则属于情况3的情形，实际测量值超出了量程，PMU设置了自我保护，给出了接近满量程的测量值，这种情形基本可以确定器件存在一系列的重大缺陷。从datalog中可以看出这是管脚到VSS端的问题引起的漏电流——给管脚施加VDD电平有正向电流从PMU经器件流往VSS端。
