第2节 背景介绍
我们已经介绍了VHDL是一种能为数字电路提供细节性设计描述的方法，而且基于这样的描述，几乎是不需要考虑如何搭建该电路（假定条件就是源文件的需求，比如资深工程师设计的原理图就是一种源文件）。此时，尽管也需要创建设计说明，但与将设计说明转化为基于原理图的结构描述并构造器件所需要的大量工作相比，这已经很微不足道了。VHDL出现后几年，就出现计算机程序能够自动的将VHDL行为说明转化为结构描述，这一类计算机程序就称为综合器。综合器根据其HDL描述会创建出一个低级的结构描述。这一电路定义的行为-结构转换能力极大的降低了工程师设计电路所需要的大量精力和财力，并且VHDL语言已经从一种说明性语言成熟的发展为了一门设计语言。
在数字工程师工程中使用HDLs和综合器是一项革命性的改革，牢记这一变化是如何很快产生的也是很重要的。在1990年，几乎很少使用HDLs来设计电路（主流还是原理图）。到了90年中期，已经几乎有一半的新电路设计是采用了HDLs。而今天，几乎所有的电路设计都使用HDL方法。如此快速的改变说明了工程师绝对意识到了使用HDLs所带来的好处。同样，如此迅速的改变也意味着工具，方法以及技术的持续开发，这样在CAD工具中它们还有一定的“毛边”（不足）。
数字设计CAD工具可以分为两大类-“前端”工具，用于绘制和仿真电路设计 ，“后端”工具，用于综合电路设计，将设计映射为一种特殊技术结构，并分析其性能（因此，前端工具的对象是抽象电路，而后端工具的对象是实际物理电路）。很多公司都生产CAD工具，有一些公司主要生产前端工具，有一些公司主要生产后端工具，还有一些公司两种都生产。目前已经出现了两种主要的HDLs-一类由私人厂商开发的（称为Verilog），还有一类是由政府和IEEE制订并维护的（VHDL）。两者在形式和应用上都很类似，也都有其各自的优势。我们将使用VHDL，因为VHDL有大量的教材，比Verilog要多。应该注意的是，在学习了一两种语言后，再学其它语言就很快了。
HDLs能够让设计工程师在几年之内的设计产量提高很多倍。很客观的说，目前一个工具齐全的工程师的产量等同于几年前的一小组工程师的产量。此外，硬件描述现在已经广泛使用于很多工程师中；而不再是仅限于受过高水平训练或经验丰富的工程师了。为了能够支持持续增长的设计效率，工程师必须要掌握新的设计技术：必须能够编写出行为电路描述，并满足设计需求；必须理解综合以及其他CAD工具的处理过程，这样其结果才能准确的表达和检查；还有，必须将设计的外部接口模块化，这样可以被严格的测试和验证。由于HDL的高度抽象，所以它也会引入新的潜在错误，所以设计者也必须在错误发生时能够检测并定位这些错误。
在数字工程师工程中使用HDLs和综合器是一项革命性的改革，牢记这一变化是如何很快产生的也是很重要的。在1990年，几乎很少使用HDLs来设计电路（主流还是原理图）。到了90年中期，已经几乎有一半的新电路设计是采用了HDLs。而今天，几乎所有的电路设计都使用HDL方法。如此快速的改变说明了工程师绝对意识到了使用HDLs所带来的好处。同样，如此迅速的改变也意味着工具，方法以及技术的持续开发，这样在CAD工具中它们还有一定的“毛边”（不足）。
数字设计CAD工具可以分为两大类-“前端”工具，用于绘制和仿真电路设计 ，“后端”工具，用于综合电路设计，将设计映射为一种特殊技术结构，并分析其性能（因此，前端工具的对象是抽象电路，而后端工具的对象是实际物理电路）。很多公司都生产CAD工具，有一些公司主要生产前端工具，有一些公司主要生产后端工具，还有一些公司两种都生产。目前已经出现了两种主要的HDLs-一类由私人厂商开发的（称为Verilog），还有一类是由政府和IEEE制订并维护的（VHDL）。两者在形式和应用上都很类似，也都有其各自的优势。我们将使用VHDL，因为VHDL有大量的教材，比Verilog要多。应该注意的是，在学习了一两种语言后，再学其它语言就很快了。
HDLs能够让设计工程师在几年之内的设计产量提高很多倍。很客观的说，目前一个工具齐全的工程师的产量等同于几年前的一小组工程师的产量。此外，硬件描述现在已经广泛使用于很多工程师中；而不再是仅限于受过高水平训练或经验丰富的工程师了。为了能够支持持续增长的设计效率，工程师必须要掌握新的设计技术：必须能够编写出行为电路描述，并满足设计需求；必须理解综合以及其他CAD工具的处理过程，这样其结果才能准确的表达和检查；还有，必须将设计的外部接口模块化，这样可以被严格的测试和验证。由于HDL的高度抽象，所以它也会引入新的潜在错误，所以设计者也必须在错误发生时能够检测并定位这些错误。
