高阻电流（High Impedance Currents, IOZH/IOZL）
IOZL指的是当一个低电平（L）施加在一个处于高阻态（Z）的输出管脚（O）上，管脚上产生的漏电流（I）；与之相似，IOZH指的是当一个高电平（H）施加在一个处于高阻态（Z）的输出管脚（O）上，管脚上产生的漏电流（I）。
测试目的
IOZ测试的目的是确保器件输出管脚被预置为高阻态时，其输出阻抗足够高，或者说管脚能处于“关闭”状态。IOZL测试测量的是处于高阻态时输出管脚到VDD的阻抗，IOZH测试测量的则是输出管脚到GND的阻抗。它们实质上是确定输出管脚关闭时的阻抗满足设计要求，以保证管脚上不会产生高于规格书定义的漏电流。这也是发现CMOS器件制程缺陷的好方法。下表是IOZ定义的例子：
| Parameter | Description | Test Conditions | Min | Max | Units |
| IOZ | Output Current High-Z | VSS ≦, Vout ≦VDD = 5.25V Output Disabled | -2.0 | +2.0 | uA |
测试方法
1、 串行/静态测试法
实施IOZ测试时，施加VDD，运行将器件管脚预处理到高阻态的向量。DC测试系统（如PMU）依次驱动高电平和低电平到某个待测管脚，测量电流值，然后将测量值与规格书中的边界值相比较，并判断测试通过与否。此过程不断重复直到所有的高阻态管脚均测试完毕。测试时确定VDD、VOZ（voltage applied to the output）施加正确，并检查程序中电流边界设定正确与否；此项测试要求设定电流钳制。
与之前的DC类测试相似，串行测试法的优点在于能够独立测试每个管脚，缺点也是测试时间的问题。
图4-21. IOZ测试
2、 并行测试法
一些测试系统拥有并行DC测试的能力，如per pin PMU结构的测试系统，用它们进行IOZ测试则简单的多：施加VDD，运行预处理向量，先向所有的待测管脚同时施加低（或高）电平，测量电流值，并将测量值与规格书定义的测试边界相比较，判断测试通过与否；再同时施加高（或低）电平，重复上一操作。
优缺点相信大家都清楚：节省了测试时间，但是测试系统本身成本高。
注：a. 之前提到的集体测试法不能运用于IOZ测试。
b. 测试前仔细阅读相关文档，确定哪些管脚需要测试。
c. VDD施加VDDmax ；施加到管脚的电平，高对应VDDmax，低对应0V。
阻抗计算
前面说过，IOZ测试的实质是测量高阻态下的输出管脚的相关阻抗。由欧姆定律R=U/I可知，图4-22中的最小阻抗为2.625Mohm，当实际阻抗低于此值，测试将会fail. 一般来说，CMOS器件的输出阻抗范围在20M-50Mohm之间，因此高阻态下的输出阻抗会更高，基本上远远高于器件规格书中的定义值。
图4-22.阻抗计算
故障寻找
打开datalogger观察IOZ测量结果，测试某个器件后，其测试结果不外乎以下三种情况：
1． 电流在正常范围，测试通过；
2. 电流高于上限或低于下限，测试不通过，但是电流在边界附近或在机台量程之内，偏差较小；
3. 电流高于上限或低于下限，测试不通过，且电流不在边界附近或在机台量程之外，偏差较大。
Datalog of: IOZL/IOZH
Serial/Static test using the PMU
Pin Force/rng Meas/rng Min Max Result
PIN1 5.250V/8V 1.0na/10uA -2.00uA 2.00uA PASS
PIN1 0.000V/8V 0.0na/10uA -2.00uA 2.00uA PASS
PIN2 5.250V/8V 10.2ua/10uA -2.00uA 2.00uA FAIL
PIN2 0.000V/8V 1.0na/10uA -2.00uA 2.00uA PASS
PIN3 5.250V/8V 0.0na/10uA -2.00uA 2.00uA PASS
PIN3 0.000V/8V -1.0na/10uA -2.00uA 2.00uA PASS
PIN4 5.250V/8V 1.0na/10uA -2.00uA 2.00uA PASS
PIN4 0.000V/8V -7.8ua/10uA -2.00uA 2.00uA FAIL
当测试不通过的情况发生，我们首先要找找非器件的原因：将器件从socket上拿走，运行测试程序空跑一次，测试结果应该为0电流；如果不是，则表明有器件之外的地方消耗了电流，我们就得一步步找出测试硬件上的问题所在并解决它，这和我们之前介绍的电流类测试是一致的。
上面的datalog显示pin4的测量值偏离了边界，但是还在测量范围之内（<10uA），这是情况2的情形，这可能是器件本身的缺陷引起，也有可能由晶圆制造过程中的异变或静电对管脚的伤害造成。从datalog中我们可以看出，这是器件内管脚到VDD端的通路出了问题导致了漏电流——给管脚施加GND电平时有电流从VDD端经器件流往PMU，引起负电流。需要的话可以通过电阻代替法校验PMU的准确度以保证测量的精度。
而pin2的测量值则属于情况3的情形，实际测量值超出了量程，PMU设置了自我保护，给出了接近满量程的测量值，这种情形基本可能是器件存在一系列的重大缺陷，或者器件没有预处理到期望的状态，甚至可能是loadboard上有细小的杂物。
如果器件没有被正确地预处理，管脚上就可能是逻辑0或逻辑1状态，这时候它的阻抗比期望值小得多。所以进行IOZ测试之前，其预处理向量需要事先验证，通常使用Gross Function Test来进行；如果向量运行后，器件没有达到期望的状态，则我们要花时间解决这个问题。
从datalog中pin2上施加VDDmax产生过多的电流而施加0电平电流正常可以看出，此管脚可能出于逻辑0状态——给管脚施加VDD电平有正向电流从PMU经器件流往VSS端。要定位问题的来源，在PMU连接到管脚前，观察预处理后的输出管脚，看其上的逻辑电平是否正确：如果不是逻辑0或逻辑1，则输出出于高阻态，就不是预处理的原因了。
