在CAD工具中具体搭建一个电路设计时（比如转换或映射到一个给定的工艺），比如使用Xilinx’s ISE/WebPack，有一个数据库会包含有特定的信息来定义设计中的每一个器件。该数据库包含的信息定义了每个器件的输入/输出关系，以及从输入信号改变到输出信号改变的传输延迟时间要求。延迟信息一般各自存储有上升沿变换（0到1变换）和下降沿变换信息。在上升沿和下降沿使用不同的延迟值可以说明驱动输出节点到0或到1的FETs的不同。在下降沿，nFETs响应驱动输出节点到0，而在上升沿，pFETs响应驱动输出节点到1（见上面的电路例子）。在CMOS电路中，相同尺寸的nFETs比pFETs可以通过两倍量的电流，所以驱动输出节点到1一般要消耗2倍的驱动输出节点到0时间。一些简单的CAD工具忽视了这一现象，并且使用一个简单的值来定义“门延迟”。这一简单的门延迟值会使用到所有的输入上升沿和下降沿。
一般情况下，已知电路上的延迟是不可能很准确的确定的，除非电路被转化为了最基本的结构性描述。最基本的描述要根据其工艺来搭建电路。当电路综合到给定的器件时，比如FPGA或CPLD，所有指定的“逻辑器件”和连接线都会被映射到实际的物理器件上。一旦这一映射开始，就有可能计算设计中每一个节点的延迟，而且精度相当的高。而在映射前，只能粗略的估算延迟。不管延迟是计算的还是估算的，所有使用的逻辑仿真器都必须调整延迟值，从而使设计者可以仿真物理电路的行为。事实上，客观的说，精确的延迟模型是仿真器最有用、最重要的特性。设计者已经知道在实际制造电路之前必须要确切的知道在所有的电路节点上的所有延迟效果。
在现代设计流程中，电路一开始设计并不要考虑太多的延迟因素。在早先步骤中，我们一般只使用仿真器来检查电路逻辑是否正确。当电路设计要综合到已知的工艺中，CAD工具可以自动的精确计算每个电路节点的延迟。然后，电路可以被重新仿真，设计者可以根据精确的节点延迟来研究电路行为。延迟信息一般存储在一个称为“标准延迟格式”的文件中，或是.sdf文件。在后综合仿真中，仿真器使用.sdf文件、电路定义文件以及仿真文件来创建更高一级精度的输出。
很多基于原理图的CAD工具，以及所有的VHDL工具，都允许设计者在电路设计开始时就包括有延迟信息。这些延迟信息都是用“最大似然估计”来确定的，但是它们在研究已知电路性能时仍热有用。这些延迟值可以简单的修改来仿真可能出现的不同工作环境下的电路行为。比如，在不同工作温度或电源下可以使用最佳或最差延迟来建立电路性能模型。
在描述延迟概念之前我们所讨论的问题和练习，其主要关心的是创建一个功能正确的电路，但忽视了门延迟的作用。回顾一下过去，你就会发现创建一个“功能正确”的电路是解决实际问题过程中最简单的一步。最大的挑战都是存在于电路要工作在实际物理环境中，并满足所有的门延迟和时序要求，最后要通过测试来确定电路性能的正常。
