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更新于2008-05-18 16:13:58

条件语句

   if分支语句

case分支语句

• case语句是测试表达式与另外一系列表达式分支是否匹配的一个多路条件语句。
• Case语句进行逐位比较以求完全匹配（包括x和z）。
• Default语句可选，在没有任何条件成立时执行，使用default语句是一个很好的编程习惯。如果未说明default，Verilog不执行任何动作。
• 多个default语句是非法的。
  
  
  
  
• Verilog的case语句只执行第一个符合项。因此重复说明case项是合法的.
• case表达式或case项中的任何位为无关值时，在比较过程中该位不予考虑。在casez语句中，? 和 z 被当作无关值。在casex语句中，?，z 和 x 被当作无关值。
• casez和casex为case语句的变体，允许比较无关(don‘t-care）值。
  
  
  
  

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