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更新于2008-05-18 10:55:32

第3节 VHDL 基础

VHDL

    VHSIC (Very High Speed Integrated Circuit)
    Hardware 
    Description 
    Language

• VHDL是工业标准的文本格式语言
• 支持仿真和综合
• 是一种并发执行的语言
• 支持结构化设计和TOP-DOWN设计方法
• VHDL的描述与工艺无关
• 支持多风格的描述方法

VHDL 历史

• 1982年， 诞生于美国国防部赞助的VHSIC项目
• 1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 ，即IEEE-1076（简称87版)
• 1993年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993（1164）版本
• 1996年，IEEE-1076.3成为VHDL综合标准

行为模型

• 描述电路功能或输入输出响应；
• 没有电路结构信息；
• 不涉及具体硬件；
• 综合，仿真

结构模型

• 描述电路的功能和结构（下层模块互连关系）；
• 调用其他硬件单元；
• 综合

其他名词

• 寄存器转移级 （RTL）模型
  --vs. 数据流模型，
  --一种行为级模型，
  --不明确描述硬件，
  --可综合
• 综合
  --将HDL语言转换为电路，并进行优化的过程。
• RTL综合
  --将RTL模型转换为优化的门级电路的过程。

RTL 综合

典型的综合流程

典型的仿真流程

VHDL的基本设计单元

• Library和Package（库和程序包）
  --库主要存放已经编译过的实体、结构体、程序包和配置；
  --程序包主要用来存放各个设计都能共享的数据类型、子程序说明、属性说明、元件说明等部分。
• Entity（实体）
  --用来说明模型的外部特征
• Architecture（结构体/构造体）
  --来定义模型的功能
• Configuration（配置）
  --将实体和它的结构体联系起来

VHDL的基本设计单元（例子）

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