第6节 How to live with MetaStability ?

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更新于2008-05-18 17:45:40

滤波器 Two-register scheme XILINX的异步FIFO IP核 Asynchronous FIFO Synchronous FIFO

How to live with MetaStability ?

• 滤波器；
• 级联寄存器；
• 可暂停时钟机制；
• 异步FIFO；
• ……

滤波器

• 在双稳态电路后面增加一个模拟滤波器，可以在一定程度上去除亚稳态。
  
  

Two-register scheme

• 优点：
      实现简单.
      成本低.
• 缺点：
      不能完全消除 synchronization-failure.
      导致延时增加.
  例子:
  
  
  
  
  
  
  
  

 

可暂停时钟机制

• 亚稳态以及 Synchronization Failure 的原因：异步输入信号和时钟沿到达时间过于接近。
• 因此，可以用仲裁逻辑来分开两个到达时间非常接近的信号。发生冲突时：
  •   如果时钟信号先发生变化，则将外部输入信号推迟到下一个时钟沿进行采样；
  •   如果异步输入信号先发生变化，则暂停时钟一段时间（也就是时钟周期展宽）.
  时钟信号先变化时：
  
  
  
  
  
  
  
  
  
  
  外部的异步输入信号先变化时：
  
  
  
  
  
  
  
  
  
• 优点：
      保证异步输入信号变化符合触发器的建立/保持时间要求.
      绝大多数情况下，平均延时小于 two-register scheme.
      完全克服亚稳态.
• 缺点：
      复杂，需要信号仲裁机制和暂停机制；
      某些情况下（比如信号仲裁部件进入亚稳态），延时可能很长，甚至发生死锁.
      改变了本地时钟.

Asynchronous FIFO

• 片上系统的不同模块之间通过接口相互配合：
      各个模块使用统一的时钟：接口配置简单。 
      各个模块中用的时钟不是统一时钟：一种方法是采用握手信号，实现困难，需考虑通信双方时钟的匹配。
• 异步FIFO广泛应用于电子系统中的非同步数据传送：
      非同步是指用一种速率发送数据，而用另一速率接收数据，
      因此异步FIFO有两个不同的时钟，一个为读时钟，一个为写时钟。
• 优点：
      低延时；
      在FIFO内部解决亚稳态，系统设计者不必考虑；
      不改变本地时钟机制。
• XILINX免费IP核：异步FIFO，实现不同模块之间的接口，不必考虑通信双方的时钟差异。
  
  Synchronous FIFO
  
  
  
  
  
  Asynchronous FIFO
  
  
  
  
  
  XILINX的异步FIFO IP核
  
  
  
  
  
  IEEE 1149.1 JTAG Boundary Scan Standard
  
  
  
  

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