标准功能测试
尽管每款独特的电路设计要求的功能测试条件都不一样，但很多时候我们还是能找到他们的相同之处，比如一些可以通过功能测试去验证的参数，我们就可以总结出一些标准的方法。
开短路测试——功能测试法
使用功能测试法进行开短路测试比之前介绍的DC测试法更快，成本也更低。
图5-12.O/S的功能测试法（VDD Diode）
首先需要准备好测试时序，例如测试周期定义为1uS，输出采样使用窗口（Window），设定在900nS处，窗口宽度为10nS，具体时序参见图5-13。
图5-13.O/S Functional Timing
所有的信号管脚需要预置为“0”，这可以通过定义所有管脚为输入并由测试机施加VIL来实现；所有的电源管脚，VDD和VSS，都连接到地（Ground）；动态电流负载单元将在3V的参考电压（VREF）下为前端偏置的VDD保护二极管提供400uA的电流；输出比较电平也需要定义以确定中央的Pass区域（称为“中间带”或“Z态”），VOL设置为+0.2V，VOH设置为+1.5V。如图5-12。
还需要准备的是测试向量，它将按照以下顺序运行：
-
定义所有信号管脚为输入并施加VIL，pattern中的一行“0”将命令测试机完成这一步骤；
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定义待测信号管脚为输出管脚，关闭其上的测试机驱动电路，打开比较单元，判断pass/fial；pattern中的“Z”将指引测试机完成这一步骤。
-
为上一周期测试的管脚切换回测试机驱动电路，在下一管脚上重复步骤2；
-
重复步骤2、3知道全部管脚均已测试。
在上面示例的向量运行时，第一个信号管脚在第2个周期测试，当测试机管脚驱动电路关闭，动态电流负载单元开始通过VREF将管脚电压向+3V拉升，如果VDD的保护二极管工作，当电压升至约+0.65V时它将导通，从而将VREF的电压钳制住，同时从可编程电流负载的IOL端吸收越+400uA的电流。
这时候进行输出比较的结果将是pass，因为+0.65V在VOH（+1.5V）和VOL（+0.2V）之间，即属于“Z态”。如果短路，输出比较将检测到0V；如果开路，输出端将检测到+3V，它们都会使整个开短路功能测试结果为fail。注：走Z测试的目的更主要的是检查是否存在pin-to-pin的短路。
图5-14.O/S的功能测试法（VSS Diode）
当所有前端偏置的VDD保护二极管都测试完毕并且结果为pass，就需要测试后端偏置的VSS保护二极管了。前面的结果已经保证了不存在管脚短路，则此次只需要保证VSS二极管没有开路即可，这可以通过图5-14设置的测试条件和向量中第7周期的全“Z”，并行地在同一测试周期内实现。
利用功能测试进行开短路测试的优点是速度，相对于DC串行/静态法，运行测试向量要快得多；不利之处在于datalog所能显示的结果信息有限，当fail产生，我们无法直接判断失效的具体所在和产生原因。
VIL/VIH
VIL（输入低电平）表示最坏情况下输入端的电压，代表逻辑0。VIH（输入高电平）代表最坏情况下输入端的电压，代表逻辑
1。下表是256x4 static RAM的VIL/VIH规格表。
测试目的
VIL/VIH测试是确保输入为VIL/VIH时，输入管脚能正确识别逻辑状态。VIL代表DUT确认为逻辑0的最大电压。VIH代表DUT确认为逻辑1时的最小电压。
功能测试方法
尽管VIL/VIH电平的定义通常在器件参数表中“DC特性”中，但必须对它们通过功能测试进行验证。测试是通过在器件规格表中定义的输入电平下执行功能测试pattern的。如果测试结果通过了，则器件可以正常工作且满足VIL/VIH规格表。如果结果未通过，则器件未达到既定的规格。
对于TTL逻辑，VIL电平通常定义为0.8V，VIH为2.0V。对于纯CMOS逻辑，则输入电平按VDD的百分比定义，例如，VIL是(0.3*VDD)，VIH是(0.7*VDD)。注意：
- VIL/VIH需要2次重复测试，一次是在VDDMIN，一次是在VDDMAX。
- 一些CMOS器件类型与TTL电平兼容。
图5-15.VIL/VIH Test
故障寻找
开始VIL/VIH的调试之前需使能datalogger，观察测试结果。如果有标准DUT（已知好的器件），则测试它，观察结果。
当VIL/VIH测试失败时，则表现为一个或多个错误的输出信号。当测试一个复杂器件时，通常很难或不可能确定是哪个输入导致失败，除非单独测试每个输入。
放宽VIL和VIH电平。放宽VIL电平是降低它的值——0V是最松的VIL电平。放宽VIH电平是升高它——VDD是最松的VIH电平。放宽输入电平后返回测试。如果已经通过严格的测试，则宽范围的测试也应该能通过。
接下来是将VIH设置为初始的规格电压，返回测试。如果结果通过则VIH满足规格表，是VIL参数导致了失败。如果测试未通过，则除一个管脚外，其他管脚都放宽VIH值，返回测试。对于VIH，一次验证一个管脚，对于验证VIL，可以重复这个过程。输出电流负载和高频测试会在影响VIL/VIH测试的DUT中引起噪声。取消所有的输出负载，降低测试频率（增加测试周期）是必要的。
仔细阅读器件规格书——可能说明了VIL和VIH电平只在“无静态噪声”的情况下有效。这就是说在进行产品测试时，需要将VIL和VIH电平的范围稍微放宽点。
小结
目的：
- 验证输入缓存能正确检测VIL和VIH电平
- VIL/VIH只能通过执行动态功能测试进行验证
- 测试局限在器件规格表中有定义（通常是DC）
- 输出管脚失效是输入电路的不正确操作的结果
VOL/IOL VOH/IOH功能测试
- VOL（输出低电压）代表输出在低状态时一个输出产生的最大电压。
- IOL（输出低电流）代表输出在低状态时一个输出的灌电流能力。
- VOH（输出高电压）代表输出在高状态时一个输出产生的最小电流
- IOH（输出高电流）代表输出在高状态时一个输出的源电流能力
下表是256x4 static RAM的VOL/VOH规格表。
测试目的
当在电流负载下驱动有效输出时，VOL/IOL/VOH/IOH测试验证输出端的阻抗。这个测试确保保持正确的VOL/VOH电压时输出将提供规定的IOL/IOH电流。当与使用serial/staticPMU执行一些测试相比，执行VOL/IOL/VOH/IOH测试 有很大的速度优势。
VOL/IOL VOH/IOH——动态测试
这几个参数静态或动态的测试方法都可以验证，静态的方法之前提过，现在来说说动态测试法。实施VOL/IOL、VOH/IOH的动态测试，测试机的比较电平设置到器件规格书定义的VOL/VOH，施加负载电流，并运行功能测试。
运行功能测试期间，输出端需要灌入或拉出适当的IOL/IOH电流，输出比较电路则确定输出端是否仍能保持相应的VOL/VOH电平。如果输出端比较脆弱，不能灌入或拉出适当的电流，则比较电路会发现对应电平在边界之外，测试结果为失效（fail）。
注：运行功能测试期间在输出端施加负载可能会在DUT内部引起大电流。如果DUT拥有较多数量的输出管脚或者拥有大的电流输出缓冲，在同一时间对所有的输出施加负载并能使VOL/VOH电平仍符合规格书的可能性不大，DUT内部的大电流会引起出现在输出端的噪声信号，它会干扰比较单元的判断，导致误判。对于较少输出管脚的DUT，我们可以逐个地对输出施加适当的负载，直到所有输出管脚测试完毕；更多的情况下，我们选择的是降低测试速率、移动输出比较点的位置以取得稳定的测试结果。
对照规格书确认并检查测试程序中相关的电压及电流的参数设置，可以设置为直观的数字，如VOL通常设置为0.4V，VOH则设置为2.4V；也可以设置为与电源参数有关的表达式，如VOL=（GND+0.1），VOH=（VDD-0.1）。
图5-16.Functional VOL/VOH test
故障寻找
打开数据记录（dataloger），使用标准DUT运行测试，记录并观察测试结果。
若VOL/IOL VOH/IOH测试失效（fail）,将表现在一个或多个输出管脚上，dataloger会显示失效的管脚及失效状态。观察失效的结果，是否0、1的fail都有：如果都有，则VOL和VOH的电平都有缺陷；如果不是，则其中之一引起了失效。进一步验证，放宽VOL/VOH参数是否能让测试通过，IOL/IOH也可以尝试适当放宽。
注：施加全负载时，输出需要较多的时间完成在逻辑电平间的传输，如前所说，需要降低测试速率、移动输出比较点的位置以取得稳定的测试结果。
输出负载（补充）
现在主流的测试机台都会配置可编程的输出电流负载，但如果碰到没有此类配置的较老的测试机呢？也有办法，我们可以在外围电路上通过添加电阻提供IOL/IOH电流。图5-17就是一个电阻负载的例子，器件规格书定义好了VOL/IOL、VOH/IOH，通过下面的公式可以计算出参考电压及满足规格书要求的单个电阻值。
图5-17.输出负载电阻
参考电压：
VREF = （ （ IOL * VOH ） + （ IOH * VOL ） ） / （ IOL + IOH ）
电阻值：
R = （ VREF – VOL ） / IOL
输入/输出电平关系
图5-18显示了VIL/VIH电平与VOL/VOH电平之间的关系。一般来说，TTL电路的输入电平定义在0.8V（VIL）和2.0V（VIH），输出电平定义在0.4V（VOL）和2.4V（VOH）；在应用中，器件的输出端几乎都是连接到另一器件的输入端。
观察以上的规格参数可以看到，在输入和输出之间需要保留400mV的噪声容限——VOH要求2.4V或以上，对应的VIH要求识别2.0V及以上的电压为逻辑1；VOL同样比VIL低400mV。
图5-18.输入电平与输出电平关系
Z-State测试
当器件有双向I/O口或三态输出管脚，且端口作为非输出使用时，输出缓冲（buffers）则必须处于高阻状态。我们知道逻辑状态由功能测试向量序列生成，这里需要检查是输出端能否处于正确的高阻状态，因此采用Z状态测试。
测试目的
功能测试Z态验证当器件运行对应的测试向量时，其输出端能达到适当的高阻状态。
测试方法
Z态高阻测试用以确保双向I/O口和高阻输出端有达到高阻或者关闭状态的能力，一些测试系统有能力采用功能测试的方式动态地进行此项测试。
功能性三态测试会用到可编程负载或者外围电阻类负载，负载端的参考电压需要设置为VOL和VOH的中间值，通常2.0V就好。当被测输出端进入高阻状态，它就失去了驱动（灌入或拉出）电流的能力，这时候负载将输出端拉升至2.0V的中间值；比较单元设置为3态测试模式，这提供了一个由逻辑0和逻辑1划定的pass区间，如图5-19。
图5-19.三态测试
器件规格书通常不会为高阻态的功能测试定义精确的测试条件，因此我们要通过一些试验去找到它们，并且保证测试的可靠。当DUT的输出端进入高阻态，则由测试系统提供中间值电压。达到中间值电压所需要的时间则由需要释放的电流总量和测试通道的容性负载来决定。这项测试对测试硬件的变化很敏感——在晶圆测试、手工测试和自动测试等各环节之间，因为容性负载不同，测试结果可能不尽相同。
故障寻找
还是老流程：打开dataloger观测测试结果先。
当功能性Z态测试结果为fail，会反映在一个或多个不正确的输出信号上，Dataloger会显示哪些管脚有问题。如果测试向量目的只是测试输出的高阻态，拿开器件，重新跑测试，处于开路的socket的测试结果应该为pass；如果测试向量不仅测试高阻还测试有效（高低）逻辑，则这次的结果应该是有效逻辑fail。
VOL/VOH比较电平、电流负载提供的IOL/IOH电流、以及电流负载提供的VREF电压均会影响测试结果。
从有效逻辑电平到高阻电平的转换可能需要额外的时间，为了得到pass的测试结果，放慢测试频率和在测试周期内将比较沿往后推移可能都是必要的。
开漏/开源输出
器件规格书会指出是否存在开漏或开源输出的信号管脚，浏览规格书的时候留心这些信息，因为这些输出可能要求特殊考虑或条件。开漏输出因为在DUT内部没有上拉电路，不能输出高电平而只能输出低电平（只能吸入电流），所以必须在外围电路上对输出信号进行拉高处理，直接接上拉电阻或者使用动态电流负载控制。
图5-20.Open Drain/Source Outputs
开源输出则刚好相反，它能驱动高电平（输出电流）但对低电平无能为力，因为DUT内部开源电路没有下拉电路，所以必须在外围电路上对输出信号进行拉低处理，直接接下拉电阻或者使用动态电流负载控制。
运行高速功能测试时，必须给定相关的测试条件，如外围电路上拉或下拉的电阻值，或者动态电流负载提供的电流。开漏输出信号从低到高的转换时间取决于外围电流负载和寄生电容的大小。如果我们选用了较大电阻（电流较小），则输出可能不能足够快地达到它的逻辑电平以通过测试，造成pattern fail.
这类管脚对测试硬件的变化很敏感，因为寄生电容不同，测试结果在晶圆测试、手动测试以及自动终测等环节可能不尽相同。
