基于FSL总线的UART外设IP核设计
引 言
在基于MicroBlaze的SOPC系统中，将用户IP核整合到基于MicroBlaze的嵌入式软核处理器系统中，通常有两种方法：一种是将IP核连接到OPB总线；另一种是将用户IP连接到MicroBlaze专用的FSL总线上。尽管OPB和FSL总线都是MicroBlaze软核与FPGA其他片上逻辑资源连接的主要途径，但它们的分工足不同的。OPB总线适用于将要求低速和低性能的设备连接到MicroBlaze系统中；而FSL总线则适用于将对时间要求高的用户自定义IP核，整合到基于MicroBlaze的软核系统中，以实现硬件加速。
在Xilinx公司提供的IP核中，有基于OPB总线的UART外设IP核，但是没有基于FSL总线的IP核，使得该UART外设在对时间要求高的系统中性能受到制约。在这种情况下，有必要设计基于FSL总线的UART外设，以使得UART能够在高速系统中发挥最佳性能。
Xilinx公司的MicroBlaze软核是支持CoreConnect总线的标准外设集合。MicroBlaze处理器可以运行在150MHz时钟下，提供125 DMIPS的性能，非常适合于设计针对网络、电信、数据通信和消费市场的复杂嵌入式系统。
1 MicroBlaze体系结构
1.1 MicroBlaze内核结构
MicroBlaze是基于Xilinx公司FPGA的微处理器IP核，与其他外设IP核一起，可以完成可编程系统芯片(SOPC)的设计。MicroBlaze处理器采用RISC架构和哈佛结构的32位指令和数据总线，可以全速执行存储在片上存储器和外部存储器中的程序，并访问其中的数据。内核结构如图1所示。
1.2 MicroBlaze的总线接口
MicroBlaze处理器软核具有丰富的接口资源。最新版本的MicroBlaze软核支持的总线接口有：
◆带字节允许的OPB(On_chip Peripheral Bus，片上外设总线)V2.0接口；
◆高速的LMB(Local Memory Bus，本地存储器总线)接口；
◆FSL主从设备接口；
◆XCL(Xilinx Cache Link，Xilinx缓存链路)接口；
◆MDM(Microprocessor Debug Module，微处理器调试模块)连接的凋试接口。
OPB是对IBM CoreConnect片上总线标准的部分实现，适用于IP核作为外设连接到MicroBlaze系统中；LMB用于实现对片上的BlockRAM的高速访问；FSL是MicroBlaze软核特有的一个基于FIFO的单向链路，可以实现用户自定义IP核与MicroBlaze内部通用寄存器的直接相连；而XCL则是MicroBlaze软核新增加的，用于实现对片外存储器的高速访问。MicroBlaze软核还有专门的调试接口，通过参数设置，开发人员可以只使用特定应用所需要的处理器特性。
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