创建功能时序
       要正确创建测试时序，器件规格书中定义的时序参数必须清晰明了。为了缩减测试时间，需要根据器件的时序要求选择能力最合适的测试机，在一个高性能的测试机上，你也许可以在运行一个功能向量的时候测试所有的时序参数。
       如果目标测试系统资源有限而又必须执行多路测试，那么在运行每个功能测试的时候使用不同的时序条件，直到所有的时序参数都得以验证。

       创建时序的第一步通常是定义测试周期（test cycle or test period），也就是测试频率；更重要的一步则是花费必要的时间去完全地理解器件的时序。如果测试向量由仿真数据生成，一定要复查仿真时的时序，它需要和测试程序的时序完全一致。仿真时序应该反映器件的真实时序，且需要兼容测试系统的性能。

       通过上一章节对256x4静态RAM时序图的理解，我们现在来建立它读、写周期的时序。从写周期开始，步骤如下：
1．  定义周期时间，画两条垂直的直线代表周期并显示此周期持续的时间；
2．  确定控制信号在周期内的行为（信号的样式及转换地点），画出它并标注跳变沿产生的时间；
3．  确定数据信号在周期内的行为（信号的样式及转换地点），画出它并标注跳变沿产生的时间；
4．  画好信号并标明时间后，在考虑控制信号有效状态和无效状态的基础上，需要为每个信号定义信号格式。

 写周期时序

       根据256x4静态RAM的规格书，可以创建写周期的测试时序图形：

1. 根据参数t_WC 确定周期时间。

2. 确定哪个信号控制“写”功能。可以看到，信号“WE”的上升沿控制输入数据何时被RAM读入，它就是控制信号；再仔细点你会发现其他所有信号时序均以“WE”作为参考。

3. 确定输入信号保持装态。测试周期内“WE”信号有效沿位置取决于参考它的信号的建立和保持时间。地址信号（t_AW）要求13纳秒的建立时间和2纳秒的保持时间，两者之和为周期时间，加上片选信号和输入数据时序，决定了“WE”信号的上升沿出现在周期内的13纳秒位置。另外，规格书中提到的数据输出（data out）信号时序在此可以忽略，因为它在写周期不会被测试。

                                                                 图6-11. Write Cycle Timing

         绘制时序图能显示所有信号之间真实的关系，因此我们能正确理解测试中的时序关系。图6-11中绘出的刻度（两条虚线）显示了信号状态正确变换的具体的纳秒级时间，而通常在器件规格书中显示的时序图不会标示这些具体参数。

通过正确绘制时序图，我们可以很容易地知道每个AC测试做什么并相应地去调试，在调适环节，我们可以通过示波器抓到测试波形和时序图进行比较。

 读周期时序

       下面来创建读周期的测试时序图形：

1. 根据参数t_RC确定周期时间，这一参数是取出数据并存入RAM所需的时间总和。测试过程中，数据首先需要被取出并验证，因此实际的测试时间会比规格书中定义的要长。

2. 确定哪个信号控制“读”功能。可以看到，信号“OE”的下降沿控制输出数据何时有效，当输出数据有效，存储于RAM的数据就可得到验证，且其他所有信号时序均以“OE”作为参考，故“OE”为控制信号。

       绘制时序图描述所有信号的实际关系，需要注意的是输入信号需要保持足够的时间以完成对输出的测试（比较）。图6-12中，在测试周期末端有5纳秒的额外附加，这就是完成输出比较的地方。

                                                 图6-12. Read Cycle Timing

       和图6-11一样，上图也有刻度线。在一个测试程序开发中，依据待测电路的复杂性，我们也许要描绘很多时序图。

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