虽然ADC的种类很多，工作原理各异，但是逐次逼近型ADC是应用较多的类型之一。在8FX系列单片机中配置的就是这种ADC。因此，这里我们就以这种ADC为代表，让读者了解其工作原理。
这种ADC以DAC为基础，在加上模拟电压比较器、逐次逼近寄存器、置数控制逻辑以及输出锁存器组成。其结构图如图7-1所示。
其实，转换过程中的逐次逼近就是按照对分比较或者对分搜索的原理进行的。其信号转换的工作原理如下：
在启动信号控制下，首先置数控制逻辑给逐次逼近寄存器最高位Dn-1置1，其它位都清0。寄存器的这个内容，经过DAC转换成模拟量Vc，约为满量程电压的一半，与输入的模拟量Vx进行比较，由电压比较器输出结果。如果Vx≥Vc，则电压比较器输出0，同时说明寄存器中的数字量偏小，应该保留Dn-1=1；相反，如果Vx<Vc，则电压比较器输出为1，同时说明寄存器中的数字量偏大，应该修改为Dn-1=0；然后，再由置数控制逻辑把逐次逼近寄存器的下一位置1，进行同样的转换和比较，并且根据比较结果决定这一位的保留与否。这样的转换和比较过程供进行n次，一直到最低位D0确定是1或是0。最终，逐次逼近寄存器的所有位均以确定，转换过程就算完成了。这时，转换完成(DONE)信号和锁存允许(LE)信号同时送出有效电平，LE信号将转换结果锁存到输出锁存器；DONE信号用于向CPU声明，锁存器中已经准备好了转换后的数字量结果，供CPU读取。CPU可以送来一个输出使能(OE)脉冲，将数字量从输出锁存器中取走。
以下以一个只有3位宽的逐次逼近型ADC为例，来说明这种ADC的动作过程，其结构图如图7-2所示。
其中，由3个钟控R-S触发器F/F2~F/F0组成3位逐次逼近寄存器；5个D触发器F/FA~F/FE 组成5位环型计数器；该计数器与4个与门、2个或门、一个带R和S端的D触发器F/FD0共同构成置数控制器。比较器输出端C0, 当Vx<Vc时，C0=1,当Vx≥Vc时，C0=0。3个钟控R-S触发器输入方程分别为：
5位环形计数器用来产生控制节拍脉冲。整个转换过程可以分为5拍，其中第一拍(QA=1) 用于准备参加比较的寄存器初始值100；第三拍(QC=1)用来进行A/D转换；最后第五拍用来结束转换并送出“转换完成(DONE) 信号，”通知CPU 可以从输出端取3位数据D2~D0 。工作波形如图7-3所示。
假设现在输入一个模拟量，其电压为3(更严格地讲，该电压应该是满量程的3/8)，在一个转换周期开始之前，首先应该由CPU送来一个正脉冲启动信号，将触发器F/FD0置位，输出高电平，放开时钟脉冲是输入路径，正式启动ADC开始一次转换。
当第一个时钟脉冲CP到来时，环形计数器的QA端输出变为1，为正式开始转换作好准备。而对于Q2、Q1、Q0来说，由于时钟到来之前的复位端R和置位端S均为0，所以维持前一次转换的结果。
当第二个时钟上升沿到来时，S2=1、R2=0，而S1=R1=0、S0=R0=1，因此，在CP作用之下，使Q2Q1Q0=100 。这就是第一次准备比较的值，即3位数据的最高位为1，其余位为0， 其实这就是最大值的一半。这个数字量经过D/A转换器转换后得Vc，与输入模拟量Vx进行比较，由于Vx<Vc，因此C0=1。电压比较器结果加到置数控制逻辑上，准备好了逐次逼近寄存
器的输入信号S和R，为下一次时钟脉冲到来时的状态转换作好了准备：
当第三个时钟脉冲到来时，Q2Q1Q0=010，即由于模拟量Vx小于最大值的一半，最高位的Q2=1被清除恶劣，同时准备好了下一次的比较值。假如模拟量Vx大于或等于最大值的一半，则比较后C0=0，使得S2=R2=0。这样一来，第三个时钟脉冲到来时，Q2=1将保持不变，从而使下一次的比较值为Q2Q1Q0=110 。
现在，经过D/A转换后，由于Vx<Vc，所以C0=0。C0的值加到置数控制逻辑上，就能使Q1=1。利用与上同样的方法不难求出此时的S1=R1=0，S2=R2=0，S0=1，R0=0。因此，第四个时钟脉冲到来时，Q1=1不变，并且使Q0=1，从而使得Q2Q1Q0=011 。
再经过D/A转换和比较之后，由于Vx=Vc，所以C0=0，从而使S1=R1=0，S2=R2=0， S0=R0=0。第五个时钟脉冲到来时，Q2Q1Q0=011 保持不变，而环形计数器的QE=1，其上升沿触发F/FD0触发器，使其QD0=输出端变低。QD0输出端送出的下降沿信号和低电平信号的作用有3个：一是封锁进入ADC的时钟信号；二是用作锁存使能(LE)信号把转换结果锁存到输出锁存器中；三是直接提供了转换完毕(DONE) 信号。等待CPU读取二进制数据“3” ，然后再通过送来的启动信号，开始下一次的转换。参考图7-2所示电路。
在图7-2所示电路的基础上，前面再加上一级采样/保持电路和一级多路开关电路，就构成了一只多通道ADC。如图7-4所示。
