2.3 势能控制模块

　　本次设计选用的开发板数码管扩展板的数码显示采用的是4个数码管动态扫描输出，一般只要每个扫描频率超过人的眼睛视觉暂留频率24 Hz以上就可以达到点亮单个显示而不闪烁，扫描频率采用1 kHz信号。通过势能控制，每个数码管的显示频率为250 Hz，满足显示要求。该模块部分VHDL源程序如下：

         2.4 显示控制模块

　　本次设计选用的开发板在4位数码管输入方面只提供1个数据接口，用来动态显示4位数据，在数据输入信号方面要做到和势能控制信号同频率输出，才能保证数码显示不会出错或显示移位。该模块部分VHDL源程序如下：

　　同时通过控制信号示系统处在不同的功能状态：系统时间运行状态，系统时间至零状态，时钟正常显示状态。利用功能转换信号实现3个功能状态之间的转换，并产生相应的控制信号去控制显示输出模块不同状态的正确显示。其部分源程序如下：

        3 系统部分功能仿真

　　各部分模块完成后，用QuartusⅡ对程序编译、仿真、得到的仿真波形如图3所示。

　　本系统采用的FPGA芯片为Altera公司的EP1C6Q240，用VHDL和QuartusⅡ软件工具开发，设计输入完成后，进行整体的编译和逻辑仿真，然后进行转换、延时仿真生成配置文件，最后下载至FPGA器件，完成结果功能配置，实现其硬件功能。

        4 结 语

　　该系统运用先进的EDA软件和VHDL，采用模块法自顶向下的设计原则，并借助FPGA实现数字秒表的设计，充分体现了现代数字电路设计系统芯片化，芯片化设计的思想突破了传统电子系统的设计模式，使系统开发速度快、成本低、系统性能大幅度地提升。