第2节 DDR2纵览
DDR2已经快速发展成为PC和PC外围设备常用的存储器，是双倍数据传输率同步存储技术的下一代产品，已被JEDEC确定为JESD79-2C标准。DDR2存储器用来将DDR存储器技术的频率范围扩展到更高的层次，同时也降低了DDR存储器的总功耗。
SDRAM公司通过对基本架构的调整和引进新的支持更高频率的I/O信号线，实现了速度的提升以及有效功率的节省。频率的改进给嵌入式消费者带来较少的收益，因为大多数嵌入式系统没有逼近DDR存储器的上限，但新的节省功耗的功能确实提供了有效的收益。嵌入式设计者现在开始涉足具有高性能低电压（1.8V）I/O驱动的商品化的 SDRAM 来最小化系统的功耗。这就意味着输出驱动器将可完成和 2.5-V DDR相同速度的目标，而且降低了电压的波动，最终不需要使用LPDDR（移动DDR）降低I/O功耗。
DDR2功率节省
DDR2标准通过改进SDRAM阵列的一些架构来获得有效的能源节省，同时保持了和DDR相同的性能。DDR2存储器使用4n内部预取总线，和DDR的2n预取总线相比，可允许总线对SDRAM内部阵列的存取是外部总线的4倍宽。例如，16位宽的DDR2存储器使用64位宽的内部总线来存取核心阵列。相对同等性能的DDR存储器而言，可给DDR2存储器中的核心阵列更低的时钟，这样就降低了动态功耗（动态功耗来源于逻辑存储单元的开关损耗）。预取架构获得 64位的数据，将其加载到4个16位的预取缓存。在DDR2的突发周期内，这四个寄存器被列地址选择。DDR2 存储器通过将这种预取架构和低电压的 I/O 结合实现功耗的节省。和其它SDRAM 存储器架构一样，DDR2 也合并了一些低功耗特性，并包含了在 LPPDDR（移动DDR）中使用的部分阵列自刷新的功能。
这种设计也有一些缺陷，相比于三种突发模式的DDR而言，DDR2存储器只支持两种。突发操作顺序也有改变，这将影响处理器在未对齐（非突发）的边界存取数据。DDR2存储器对于突发长度有两种选择（4或8），因为预取架构是基于4n的，所以任何非突发对齐存取在 4 位边界（22）将导致翻转。另外，区别于给 DDR 的83MHz频率，DDR2存储器还可使用新的JEDEC标准的最小频率125MHz或8ns。
SDRAM公司通过对基本架构的调整和引进新的支持更高频率的I/O信号线，实现了速度的提升以及有效功率的节省。频率的改进给嵌入式消费者带来较少的收益，因为大多数嵌入式系统没有逼近DDR存储器的上限，但新的节省功耗的功能确实提供了有效的收益。嵌入式设计者现在开始涉足具有高性能低电压（1.8V）I/O驱动的商品化的 SDRAM 来最小化系统的功耗。这就意味着输出驱动器将可完成和 2.5-V DDR相同速度的目标，而且降低了电压的波动，最终不需要使用LPDDR（移动DDR）降低I/O功耗。
DDR2功率节省
DDR2标准通过改进SDRAM阵列的一些架构来获得有效的能源节省，同时保持了和DDR相同的性能。DDR2存储器使用4n内部预取总线，和DDR的2n预取总线相比，可允许总线对SDRAM内部阵列的存取是外部总线的4倍宽。例如，16位宽的DDR2存储器使用64位宽的内部总线来存取核心阵列。相对同等性能的DDR存储器而言，可给DDR2存储器中的核心阵列更低的时钟，这样就降低了动态功耗（动态功耗来源于逻辑存储单元的开关损耗）。预取架构获得 64位的数据，将其加载到4个16位的预取缓存。在DDR2的突发周期内，这四个寄存器被列地址选择。DDR2 存储器通过将这种预取架构和低电压的 I/O 结合实现功耗的节省。和其它SDRAM 存储器架构一样，DDR2 也合并了一些低功耗特性，并包含了在 LPPDDR（移动DDR）中使用的部分阵列自刷新的功能。
这种设计也有一些缺陷，相比于三种突发模式的DDR而言，DDR2存储器只支持两种。突发操作顺序也有改变，这将影响处理器在未对齐（非突发）的边界存取数据。DDR2存储器对于突发长度有两种选择（4或8），因为预取架构是基于4n的，所以任何非突发对齐存取在 4 位边界（22）将导致翻转。另外，区别于给 DDR 的83MHz频率，DDR2存储器还可使用新的JEDEC标准的最小频率125MHz或8ns。
