基于FPGA的低功耗测试生成器的设计
文中介绍了一种以LFSR为基础的准单输入跳变序列测试生成器,并且利用EDA技术在FPGA芯片上进行了设计实现。为产生低成本、低功耗的电子系统测试信号提供了一种简单易行的方法。
1引言 随着集成电路规模越来越大,复杂度越来越高,测试生成的费用成指数增长,测试方法的研究就显得愈加突出。目前测试源的划分分为内嵌自测试或片外测试。内嵌自测试把测试源和被测电路集成在芯片内部。目前SOC级的芯片测试如果采用内嵌自测试所需的硬件面积很大,同时也增加了芯片设计的难度，因此片外测试便成为目前普遍的方法。
由于FPGA具有可重构的灵活性，利用FPGA作为测试源实现片外测试就是一种有效的手段。另外伪随机模式测试只需有限个数的输入向量便可达到很高的故障覆盖率因而在作为测试源设计中得到了广泛应用，采用CPLD来实现伪随机测试序列生成器的设计。
目前国际上在测试设计中同时要考虑低功耗设计问题。考虑功耗的主要原因是在测试模式下电路的功耗要远远高于正常模式。测试功耗的增加会引发测试成本的上升，电路可靠性降低，成品率下降，并增加性能验证等问题。对测试向量进行排序，从而提高测试向量之间的相关性是降低被测电路测试功耗的一种切实可行的方法。相邻向量之间只有一位不同的测试序列称为单输入跳变测试序列，其相关性最好。实际中通常采用不完全的单输入跳变序列，即准单输入跳变序列。本文给出一种在LFSR外加入简单控制逻辑电路以产生准单输入跳变测试序列的测试生成器设计方案，并且利用EDA技术在FPGA芯片上进行了设计实现，这为产生低成本、低功耗的电子系统测试信号提供了一种简单易行的方法。
