基于FPGA的10M/100M以太网控制器的设计
摘 要:介绍了一种10M/100M以太网控制器的实现方法,该控制器以FIFO作为帧缓存,通过程序设计实现10M/100M自适应,设计中采用WS接口,提高了设计的灵活行,可以实现与其他SOC的互连[1],该设计采用VerilogHDL硬件描述语言编程,基于ISE开发环境,在Xilinx公司的SpartanⅢ系列FPGAXC3S10004FT256C上实现。
关键词:以太网MAC;10M/100M;FPGA;VerilogHDL
随着微电子技术及其制造工艺的发展,可编程逻辑器件的逻辑门密度越来越高,具有百万逻辑门的FPGA器件已经出现,由于FPGA器件的并行处理能力及其可重复编程的灵活性,应用越来越广泛。随着微处理器、专用逻辑器件、以及DSP算法以IPCore核的形式嵌入到FPGA中,FPGA可实现的功能越来越强[2],FPGA在现代电子系统设计中发挥着越来越重要的作用。本文设计的以太网控制器就是基于FPGA实现的。
1 设计实现的总体目标设计实现的目标
设计实现的目标如下:MAC发送帧到PHY;MAC接收帧到主机;CSMA/CD访问机制;MAC层和PHY之间的接口设计;执行IEEE802.3全/半双工流程控制;支持单播/多播/混合模式;自动执行CRC效验和填充(PAD)。
详情点击下载>>
关键词:以太网MAC;10M/100M;FPGA;VerilogHDL
随着微电子技术及其制造工艺的发展,可编程逻辑器件的逻辑门密度越来越高,具有百万逻辑门的FPGA器件已经出现,由于FPGA器件的并行处理能力及其可重复编程的灵活性,应用越来越广泛。随着微处理器、专用逻辑器件、以及DSP算法以IPCore核的形式嵌入到FPGA中,FPGA可实现的功能越来越强[2],FPGA在现代电子系统设计中发挥着越来越重要的作用。本文设计的以太网控制器就是基于FPGA实现的。
1 设计实现的总体目标设计实现的目标
设计实现的目标如下:MAC发送帧到PHY;MAC接收帧到主机;CSMA/CD访问机制;MAC层和PHY之间的接口设计;执行IEEE802.3全/半双工流程控制;支持单播/多播/混合模式;自动执行CRC效验和填充(PAD)。
详情点击下载>>
