40Gb/s交换IP软核验证和测试
摘要:研究40Gb/s交换IP软核的验证和测试方法。通过建立SDH芯片验证平台和SDH芯片测试平台,实现IP软核的功能仿真、时序仿真和芯片性能测试。使得IP软核质量优良、性能稳定,适应性强,达到了交换IP软核的设计要求。形成了具有自主知识产权的40Gb/s交换IP软核。
关键词:IP软核,软核验证,性能测试
1引言 随着ASIC向深亚微米工艺发展,掩模的复杂度提高,使得芯片的流片费用和设计难度随之增大,逼迫ASIC必须在FPGA方面找出自己的出路[1]。尤其是近年来高端FPGA器件,嵌入了一些专用的IP硬核,使得FPGA功能变得非常强大,极大的满足了用户的需求。例如大规模复杂的宽带交换电路设计,要求具有高速的接口速率和大容量的交换能力,如果直接采用ASIC方式设计,难度大、设计周期长,而且需要购买价格很贵的高速收发器IP硬核;如果采用FPGA方式设计,利用高端FPGA嵌入的高速收发器和第三方提供的IP软核,能够快速实现系统设计所要达到的目标。而目前各种用途的IP软核并不丰富,需要加快开发各种用途IP软核,以丰富IP软核资源,为用户提供廉价的、优质的IP软核,推动FPGA技术的发展。本文介绍40Gb/s宽带交换IP软核的组成、验证和测试过程。采用SDH验证平台实现软核的功能仿真和时序模拟,选用AL-TERA公司的EP1SGX25F芯片进行了实例验证,并在SDH测试平台上进行了各种性能测试。
40Gb/s宽带交换IP软核是基于40Gb/s宽带交换芯片[1]基础之上,经过多次功能仿真和时序模拟实验,而设计的一种通用IP软核。数据的接收和发送端口采用16位的并行155.52Mb/s的速率,具有256×256的STM-1/AU-4无阻塞电路交换能力,如果采用多片结构或将空分交换模块容量扩容,则可支持更大容量的交换能力。在设计40Gb/s宽带交换IP软核的过程中,IP软核的验证、性能测试占了较大的工作量[2],主要包括模块级功能仿真、软核级功能仿真、软核级时序模拟、软核在FPGA上的性能测试四个阶段。
详情点击下载>>
关键词:IP软核,软核验证,性能测试
1引言 随着ASIC向深亚微米工艺发展,掩模的复杂度提高,使得芯片的流片费用和设计难度随之增大,逼迫ASIC必须在FPGA方面找出自己的出路[1]。尤其是近年来高端FPGA器件,嵌入了一些专用的IP硬核,使得FPGA功能变得非常强大,极大的满足了用户的需求。例如大规模复杂的宽带交换电路设计,要求具有高速的接口速率和大容量的交换能力,如果直接采用ASIC方式设计,难度大、设计周期长,而且需要购买价格很贵的高速收发器IP硬核;如果采用FPGA方式设计,利用高端FPGA嵌入的高速收发器和第三方提供的IP软核,能够快速实现系统设计所要达到的目标。而目前各种用途的IP软核并不丰富,需要加快开发各种用途IP软核,以丰富IP软核资源,为用户提供廉价的、优质的IP软核,推动FPGA技术的发展。本文介绍40Gb/s宽带交换IP软核的组成、验证和测试过程。采用SDH验证平台实现软核的功能仿真和时序模拟,选用AL-TERA公司的EP1SGX25F芯片进行了实例验证,并在SDH测试平台上进行了各种性能测试。
40Gb/s宽带交换IP软核是基于40Gb/s宽带交换芯片[1]基础之上,经过多次功能仿真和时序模拟实验,而设计的一种通用IP软核。数据的接收和发送端口采用16位的并行155.52Mb/s的速率,具有256×256的STM-1/AU-4无阻塞电路交换能力,如果采用多片结构或将空分交换模块容量扩容,则可支持更大容量的交换能力。在设计40Gb/s宽带交换IP软核的过程中,IP软核的验证、性能测试占了较大的工作量[2],主要包括模块级功能仿真、软核级功能仿真、软核级时序模拟、软核在FPGA上的性能测试四个阶段。
详情点击下载>>
