并行与串行的对比
系统工程师在串行和并行总线之间应小心选择。如上所述,高速并行总线有信道偏斜、板面积、高引脚数和更多I/O功率的缺陷。但简单地用一个高速串行总线代替高速并行总线并不象“扣篮”那样简单。因为高速串行信号在同一链路上同时承载了数据和时钟,接收器电路需要从串行信号上恢复时钟和数据,然后把进入的串行高速数据转换成低速的并行数据。这个所谓的SerPar功能导致典型芯片中的内部逻辑通常比串行数据速率慢10-20倍。
在输出侧http://www.mmsonline.com.cn,内部的更低速并行总线需要串联到单个高速串行流(ParSer功能)。时钟和数据恢复(CDR)以及数据解串和串行会引入额外的时延。所以谨慎地说,对于要求低时延的应用MMSonline.com.cn版权所有,诸如存储器电路,并行总线是较好的选择。对于能忍受时延的应用金属加工网版权所有,串行接口是个更好的选择。
接口桥接
很多系统需要串行和并行接口。由于互连架构是个具有自身帧格式化和寻址结构的多层协议,在同一系统上使用平行和串行协议必定需要来回转换议定书的桥路moc.oadihziug.www,除非两种协议之间的唯一区别是物理层。在这种情况下,串行和平行互连协议在第2层和以上是一致的造车网,两者之间的唯一区别是第1层上的物理规格。
例如,需要一个桥路连接带有PCI接口的器件到带有串行或甚至并行RapidIO接口的器件上。这种桥路叫做PCI到RapidIOmoc.oadihziug.www,它会把PCI交易处理转化成RapidIO交易处理,反之亦然。另一方面搜企网,不需要协议转化来把串行RapidIO交易处理转化成并行RapidIO交易处理。而且,RapidIO开关会有多个串行端口和几个并行端口GUIZHIDAO.com版权所有,只在物理层上有区别。这就是为什么多数新的串行标准只是以往和现有并行接口的延伸,如在PCI Express和串行RapidIO情况下。串行RapidIO的第2层和第3层规范与RapidIO相同。RapidIO物理层是基于源同步、点到点并行总线GUIZHIDAO.com版权所有,带有4个或8个数据位端口；串行RapidIO物理层是基于高速串行链路,带有1通道(或1x)和4通道(或4x)端口。
随着数据速率和走线长度的增加http://www.mmsonline.com.cn,设计高速串行I/O单元变得更具挑战性。二进制信令中的高数据速率串行链路转化成更小的位周期,设计CDR电路以更短的时间恢复时钟和数据变得更加困难。同时不断增加的走线长度加剧了信号失真和衰减。输入均衡、输出预强调和输出级编程被广泛应用于提高在更高数据率和走线长度情况下的信号完整性。
作者:Herman Eiliya
高级应用工程师
ADI公司
