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»FPGA设计时序收敛 [天津工业大学Xilinx信号传输与处理联合实验室]
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FPGA设计时序收敛 [天津工业大学Xilinx信号传输与处理联合实验室]
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FPGA设计时序收敛 [天津工业大学Xilinx信号传输与处理联合实验室]
[目录]
时序约束的概念
时序收敛流程
时序收敛流程－代码风格
时序收敛流程－综合技术
时序收敛流程－管脚约束
时序收敛流程－时序约束
时序收敛流程－静态时序分析
时序收敛流程－实现技术
时序收敛流程－FloorPlanner和PACE
[附加约束的基本作用]
提高设计的工作频率
通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。
获得正确的时序分析报告
FPGA
设计平台包含静态时序分析工具，可以获得映射或布局布线后的时序分析报告，从而对设计的性能做出评估。
静态时序分析工具以约束作为判断时序是否满足设计要求的标准。
指定FPGA引脚位置与电气标准
FPGA
的可编程特性使电路板设计加工和
FPGA
设计可以同时进行，而不必等
FPGA
引脚位置完全确定，从而节省了系统开发时间。
通过约束还可以指定
I/O
引脚所支持的接口标准和其他电气特性。
周期约束
周期约束是一个基本时序和综合约束，它附加在时钟网线上，时序分析工具根据周期约束检查与同步时序约束端口（指有建立、保持时间要求的端口）相连接的所有路径延迟是否满足要求（不包括
PAD
到寄存器的路径）。
周期是时序中最简单也是最重要的含义，其它很多时序概念会因为软件商不同略有差异，而周期的概念却是最通用的，周期的概念是
FPGA/ASIC
时序定义的基础概念。后面要讲到的其它时序约束都是建立在周期约束的基础上的，很多其它时序公式，可以用周期公式推导。
在附加周期约束之前，首先要对电路的时钟周期有一定的估计，不能盲目上。约束过松，性能达不到要求，约束过紧，会大大增加布局布线时间，甚至效果相反。
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[最后修改于2007-11-15 21:44:06]
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发表于2007-11-20 19:37
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RE:FPGA设计时序收敛 [天津工业大学Xilinx信号传输与处理联合实验室]
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kankan~~~~~~~~~
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好东东啊~谢谢分享～
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RE:FPGA设计时序收敛 [天津工业大学Xilinx信号传输与处理联合实验室]
谢谢了哦！！！！！！
努力而已！
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RE:FPGA设计时序收敛 [天津工业大学Xilinx信号传输与处理联合实验室]
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让设计能跟上我思想的节奏~~
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