关于异步电路综合

如：分a，b，c三个模块，a模块以时钟clka从一些端口采集数据，b模块以始终b从另一些端口采集数据，这些数据经FPGA处理后，再传给模块c，以clkc传到下行芯片中。
这显然是一个异步模块，但不用异步电路也可以，分频出来的时钟在fpga中可以当作数据采样的使能信号，这样实际上只使用一个高速系统时钟，就变成全同步设计了。
异步电路设计一般情况下要尽量避免。