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xilinx fifo

xilinx fifo
 
用ISE10.0.01的CORE GENERATION 生成了一个同步的FIFO,在用modelsim进行行为仿真的时候,当对空的fifo写入一个数据之后的下一个周期进行读取的时候,empty信号由原来的 “1” ,变为 “x“ 不定状态,但是如果把这个fifo单独进行仿真就没有这样的问题,对这个fifo的操作时序应该没有问题,因为就是一个简单的写入再读取的过程,问题出在写入之后,读取信号还没有起来,empty就成了不定状态了。
这是怎么一回事啊?
ps: 这个问题折腾了我两天,但今天当我为写这个求助再次打开modelsim确认情况的时候,empty信号正常了,太诡异了
恳请高手指点一下。谢谢
[最后修改于2008-05-21 11:30:45]
 
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RE:xilinx fifo
 
你的激励测试信号是否按照时序关系送进去的?
具体情况,建议截个图来看看。
 
努力而已!
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RE:xilinx fifo
 
可以截一张图来看看吗?呵呵
 
Walkie
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RE:xilinx fifo
 
貌似,楼主的东西又神奇的好了。
 
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回复:xilinx fifo
 
 
 
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回复:xilinx fifo
 

/myspace/album/image.php?uid=48840&aid=440&pic=81b600c4&ext=JPG&screen=show
这是突然变正常的

/myspace/album/image.php?uid=48840&aid=440&pic=ff6b7333&ext=JPG&screen=show
这是之前不正常的,使我在之后的基础上再”创做“的,因为不知为什么突然变正常了也找不到,之前的图了

第二幅图的fifo_rd没有起来是因为

process(reset,clk)
begin
 if reset = '1' then
  fifo_rd <= '0';
 elsif clk'event and clk ='1' then
  if (fifo_empty = '0') then
   fifo_rd <= (not fifo_rd );
  elsif fifo_empty = '1' then
   fifo_rd <= '0';
  end if;
 end if;
end process;

暂时就是这个情况,希望大家能帮我找到原因^_^

 
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RE:xilinx fifo
 
两张图好像是一样的,
那么现在的问题是?
 
Walkie
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RE:xilinx fifo
 
问题自己消失了,楼主人品好啊
 
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RE:xilinx fifo
 
图太宽了,在新窗口打开图片,能看全图
 
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RE:xilinx fifo
 
现在好了?
不稳定?
好奇怪,
 
Walkie
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RE:xilinx fifo
 
对fifo_empty 的操作呢?
 
Walkie
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RE:xilinx fifo
 
这个问题出来的时候就感觉很奇怪,网上也有人曾遇到了类似的问题
http://www.eetop.cn/bbs/thread-28687-1-1.html
 
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RE:xilinx fifo
 
最好用Xilinx自己的仿真工具来仿
这样支持性强一些
 
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