请教：VHDL综合时如何实现keep hierarchy设置？-Coregen及ComplexIP-与非网电子技术论坛-电子技术行业最有针对性的电子工程师技术讨论论坛

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发表于2007-09-03 18:11

请教：VHDL综合时如何实现keep hierarchy设置？

我正在使用 ISE 8.2.03i 的XST和implementation 工具在Spartan 3E Starter Kit上做一个工程，
我想做的工程里包含两个在不同SIE工程下独立时工作正常的模块：
。一个picoblaze，他只能在keep hierarchy选项设置成NO或SOFT时工作
。另一个包含一个子块的模块，只能在keep hierarchy 设置成YES时工作，
我需要将这两个工程和到一个工程里面，我怎么处理这个问题？
谢谢！

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TeacherPan

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发表于2007-09-04 08:45

RE:请教：VHDL综合时如何实现keep hierarchy设置？

针对这两个模块的顶层实体分别用以下属性进行约束:
attribute keep_hierarchy : string;
attribute keep_hierarchy of instance_name: label is "yes";
attribute keep_hierarchy : string;
attribute keep_hierarchy of instance_name: label is "no";
应该就可以了, 你自己试试吧.

陳力就列，不能則止

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不发电的狮子

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发表于2007-10-16 14:08

RE:请教：VHDL综合时如何实现keep hierarchy设置？

上面的意见不错！学习呀！

—o想"你"时τ习惯了①个rén゛.静静dê抽烟ヽ.メ闭上眼..

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