全并行结构FFT 的FPGA 实现

全并行结构FFT 的FPGA 实现

王旭东　刘　渝

(南京航空航天大学信息科学与技术学院, 南京, 210016)

摘要: 提出了一种基于FPGA 实现的全并行结构FFT 设计方法, 采用X IL INX 公司最新器件V irtex II P ro, 用硬件描述语言VHDL 和图形输入相结合的方法, 在ISE611 中完成设计的输入、综合、编译及布局布线, 并用Mod2 elSim 和M at lab 对设计作了联合仿真。结果表明, 通过利用FPGA 器件中大量的乘法器、逻辑单元及存储器等硬件资源, 采用全并行加流水结构, 可在一个时钟节拍内完成32 点FFT 运算的功能, 设计最高运算速度可达11 ns, 可实现对高速A .D 采样数据的实时处理。

关键词:快速傅立叶变换; FPGA; 联合仿真; 全并行

中图分类号: TN 911　　　文献标识码:A 　　　文章编号: 100522615 (2006) 0120096205

• 引　　言

• 快速傅里叶变换(FFT ) 在雷达、通信和电子对抗等领域都有广泛应用[ 1 ] , 在某些场合要求对采样速率1 GHz 以上的数据进行实时处理。本文利用 FPGA 器件的丰富资源提出了一种全并行加流水线FFT 算法, 可对速率为219 GHz 的采样数据实现实时(数据不堆积) 傅里叶变换。作者采用XILINX 公司最新Virtex II Pro 系列中的xc2vp 1252 6ff1704 器件。V irtex II P ro 是一款具有高性能结构体系的FPGA , 它集成强大的内核性能、大存储带宽、数字信号处理(DSP) 功能、高速I.O 性能和模块化设计于一体, 采用LVDS 数据传输模式, 其最高I.O 速率可达840MHz, 内嵌的DSP 模块具有很高的乘法运算速度, 内部最高时钟可达420 MHz。当用VHDL 编程时可以用IP Co reGen ( IP核生成器向导) 的方法指定用DSP 模块生成乘法器, 用这种乘法器来做蝶形, 然后用多个蝶形来构成FFT 运算级, 再将多级串连, 即可实现FFT 核心运算的全并行流水结构。设计的输入采用硬件描述语言VHDL [ 2 ] 和图形输入相结合的方法, 在 X IL INX 公司的软件ISE611 中完成设计的输入, 并对设计进行综合、编译、布局布线等操作, 最后用 ModelSim 软件和M at lab 软件对设计做了联合仿真。结果表明, 通过利用FPGA 器件中大量的乘法器、逻辑单元、存储器等硬件资源, 采用全并行加流水结构, 可在一个时钟节拍内完成32 点FFT 运算的功能, 设计最高运算速度可达11 n s, 可对采样速率为219 GHz 的输入数据进行实时处理。

• 结束语:

• 本文给出的这种基于FPGA 实现的全并行加流水结构的FFT 具有极快的运算速度。通过充分利用FPGA 器件中的硬件资源, 实现了在单个时钟周期内完成32 点FFT 的功能, 且只需11 n s, 比现有的商用IP 核快得多。同时, 本文还给出了一种应用ModelSim 和M at lab 对FPGA 设计进行联合仿真的新方法, 并将这种联合仿真应用到了对本设计的验证上, 结果表明设计能够达到预期的目的。同时, 还对设计中的误差来源作了分析, 要想进一步提高精度必须采用浮点或块浮点运算[ 6 ]或选用其他结构的FFT 算法[ 7210 ] , 但是这些算法都难以用硬件实现, 而且运算速度也很慢。由于本文采用的是全并行结构, 所以消耗的硬件资源较多, 但是, 随着FPGA 器件容量的进一步增大, 更高精度、更多点数的全并行结构FFT 将会得到实现。由于在一些特殊的应用场合, 比如在电子侦察信道化接收机中, 并不需要很大点数的FFT 运算, 但是对运算速度的要求却非常高。因此, 本文给出的这种小点数全并行结构的FFT 实现方案, 在某些数字信号处理领域具有良好的应用前景。

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