48． 想自己设计一块TMS320F240试验电路板, 包括A/D、D/A、键盘显示接口,
其中译码、键盘显示部分想用EPM7128来做, 不知道具体怎么与TMS320F240接口？
答：所谓PLD为可编程器件, 其IO口的连接非常地灵活, IO 口的功能可以按照自己的定义来设定.
只需将希望的TMS320F240连接口连接到PLD的任意IO口上, 然后在PLD中编写相应的控制逻辑, 即可进行数据传输与控制.
49． 变频器盘中使用一芯片是ALTERA EP330PC-12烧坏, 请问如何处理？
答：这是一款旧型号的芯片. 可以利用ALTERA或第三方提供的编成器将下载文件重新下载到一个好的器件中去,
或者采用MAXPLUSII软件通过BYTEBLAST（MV）连接到板子上将编成文件读出再下载到新的器件中去.
50． SRFF = SR flipflop SRFF和SR latch有何区别？
答：FUNCTION SRFF (S, R, CLK, CLRN, PRN) RETURNS (Q);
//VHDL Component Declaration:
COMPONENT SRFF
PORT (s : IN STD_LOGIC;
r : IN STD_LOGIC;
clk : IN STD_LOGIC;
clrn: IN STD_LOGIC;
prn : IN STD_LOGIC;
q : OUT STD_LOGIC);
END COMPONENT;
FUNCTION LATCH (D, ENA)
RETURNS (Q);
//VHDL Component Declaration:
COMPONENT LATCH
PORT (d : IN STD_LOGIC;
ena: IN STD_LOGIC;
q : OUT STD_LOGIC);
END COMPONENT;
不同点在于SRFF是一个触发器, 而LATCH只是一个锁存器, 更详细的真值表可以从软件的HELP文档中可以查到.
51． 想在内部上拉输入信号, 所使用的设备是FLEX6016. 怎么做？
答：可以在MAXPLUSII中选定该信号, 然后选择assign-> logic option->Individual
logic options -> Enable pull-up resistor. 然后重新编译一下就可以了.
52． 有关输入信号的上拉问题（前题）, 按照专家的回答做过, 但是失败了, 不知道是什么原因导致了此法不可行？还有没有别的办法？
答：Altera的FLEX6000系列在I/O管脚上是没有上下拉电阻的, 所以加了约束也没有作用.
53． 使用AHDL语言编写的程序. 在Quartus II 1. 0下编译, 使用的是20K400EBC652-3的片子.
将编译产生的pof文件下载到EPROM里, 但是在程序没有多大修改的情况下(仅仅改变一些测试管脚), 程序运行结果不一样.
具体表现在DSP芯片启动FPGA里的一根控制线不稳.
答：逻辑功能仿真结果如何？在修改前后有没有改变？假如说功能仿真是对的, 请确认设计Timing是否满足要求, 尤其是IO的Timing
要求是否达到. 在可能的情况下进行后仿真, 其仿真结果能够确保你的逻辑在PCB板上正常地工作.
假如仿真结果与Timing要求都没有问题, 其逻辑一定能在板子上正常地工作.
54． 当一个输入信号不满足触发器的Setup/Hold时间时, 触发器的输出信号是不是一稳定状态（或为0, 或为1,
当下一次的输入信号满足Setup/Hold时间时, 触发器能正确地输出）？由于此时触发器处于亚稳态, 以前看过一些资料,
某些器件的输出可能是振荡状态, 即此时、将来的输出信号不可预测, 与时钟信号、输入信号无关.
我想问的是Altera器件对此情况是如何处理？因为某些情况下, 当输入信号超过1个Clk时间, 只是在第一个Clk周期内,
不满足Setup/Hold, 但是其他的Clk周期内, 满足Setup/Hold.
答：关于这个问题, 建议参考一下ALTERA的文档AN42. 该文档详细地讨论了ALTERA器件的亚稳态性.
网上的地址是http://www. altera. com/literature/an/an042. pdf.
55． 在中国市场上, 可以容易买到使用Altera公司的软件MAX+PlussII进行VHDL和FPGA设计的教程书籍,
但是却鲜有使用Xilinx foundation软件平台的书籍, Xilinx是否考虑增强这方面内容？
答：Thank you for your input. In fact there are a number of books
available in the market on Xilinx FPGA and development tools. A
good example is the title "XILINX 数字系统集成技术" by Professor 朱明程,
published by Southeast University Press. We will work closely with
local publishers to bring out more titles on Xilinx products.
（市场上还是有几本Xilinx FPGA和开发工具的书. 比较好的有朱明程教授编的《XILINX 数字系统集成技术》,
东南大学出版社出版. Xilinx公司也将会与本地出版商密切合作, 推出更多针对Xilinx产品的书籍. ）
56． 在ISE4. 1环境下编写一个包结构, 里面有几个函数, 编译通过, 而MODELSIM 仿真出错,
提示：没有找到此PACKAGE, 为什么？
答：After you have created the package, you need to add it to your
project. In the source window, right click and select "Add source",
pick the source file for your vhdl package, and then select "Vhdl
package". The package will then be added to your ISE project.
（参考译文：创建了这个包之后, 需要将它添加到项目中. 在源代码窗口, 右键单击并选择“Add source”,
为vhdl包选择源文件, 然后选“Vhdl package”. 这个包就添加到ISE项目中了. ）
57． 布板时, 时钟信号没有接全局时钟, 如何处理时钟使之可以更好（不需飞线）？
答：You can bring the signal back to the global clock network by
inserting a BUFG. （参考译文：可以通过插入一个BUFG将一个信号返回全局时钟网络. ）
58． 准备使用XCV50 FPGA, 前面有16个模块, 本来每个模块都须要一个27M的时钟, 为了达到同步,
初步设想外部接一个27M时钟, 最后由FPGA产生16个27M的时钟输出, 这样做驱动会不会有问题？
答：A possible way is to feed your 27MHz input clock to a DLL. The
output of the DLL drives multiple OBUF. In this way you can create
multiple copies of your input clock to drive other components on
your board. You don't actually need 16 OBUFs since each OBUF can
drive several loads. Note that although the DLL output can drive
multiple OBUF, only the one which provides feedback to the DLL can
be completely deskewed. You can also add a MAXSKEW constraint on
the output net of the DLL to minimize skew among the OBUFs. This
may not be a big issue since 27MHz is relatively slow.
（参考译文：可能的方法是将27MHz输入时钟传递给DLL. DLL输出驱动多重OBUF.
用这种方法可以创建输入时钟的多个副本以驱动板子上的其它组件. 实际上, 不需要16个OBUF, 因为每个OBUF都可以驱动几个负载.
请注意, 虽然DLL输出能驱动多个OBUF, 但只有那个向DLL提供反馈的OBUF可以完全对称（deskewed）的.
也可以在DLL的输出量上添加MAXSKEW限制, 以最小化OBUF间的偏斜. 因为27MHz相对比较慢, 所以问题不大. ）
For more information regarding the use of DLL, please refer to the
application note XAPP132 which can downloaded from the xilinx
websitewww. xilinx. com（关于DLL的使用, 请参考XAPP132的应用手册. ）
59． IP CAPTION 就是核发生器, 它运行在核发生器目录下吗？
答：I think you mean "IP Capture". The IP Capture tool provides
designers with an automated method to identify, capture, and
document a core. The core can exist in the form of synthesizable
VHDL or Verilog code, or a fixed function netlist. Once the new
module has been captured, it can be installed into and distributed
from a user's local copy of the Xilinx CORE Generator system.
（参考译文：所指的应该是"IP Capture"吧. IP Capture工具为设计者提供了自动识别、捕获和归档核的方法.
核可以综合VHDL或Verilog码, 或固定功能连接表的形式存在. 一旦捕获了新模块, 就能够将核装入, 并从用户的本机Xilinx
CORE Generator副本中分配此核. ）
Details of the IP Capture tools can be found from Xilinx website .
http://www. xilinx. com/page_moved/ipcenter_e.
htm?url=/ipcenter/designreuse/ipic. htm（有关IP Capture工具的详细资料,
请访问相关网站. ）
60． 制作了一块试验板, CPLD使用EPF10K20TI144-4. 用max+plus II 10. 1编程, 完成后,
下载至片子内, 经过几次下载尝试（一直提示configuration failure: SRAM load unsucessful）,
直至提示“configuration complete”——这应该是表示下载成功吧,
可是片子却无法实现任何功能（连最基本的一个或门都无法实现）——不起任何作用,
我使用TQFP-144的适配座放置EPF10K20TI144. 现在有几个问题：
① 编译前选择的是EPF10K20TC144-3芯片（max+plus II的器件库中没有EPF10K20TI144-4）,
有没有关系？也用EPF10K10TC144-4试过, 也是可以下载但无法实现功能.
② 为什么要下载很多次才能成功, 下载线是自己制作的？
③ 将MSEL0、MSEL1、nCE、专用输入脚、专用时钟脚接地, 其它非I/O引脚悬空, 是否还有些引脚需要接地或VCC？
④ 如果因为TQFP-144适配座一些触点与CPLD引脚接触不好导致一些VCCIO,
VCCINT、GNDINT、GNDIO或其它一些非I/O引脚悬空, 会出现什么结果？
⑤ 如何才能使CPLD实现功能？
答：根据描述, 很有可能是加载电路有问题, 请参照Altera的AN116文件的加载电路图仔细核对,
特别注意和CPU相连的加载控制管脚：
① 编译芯片选择与速度等级无关；
② 请检测conf_done信号是否拉高；
③ 在常用的PS和JTAG加载模式时除了MSEL0, MSEL1, nCE, 没用的专用输入脚, 专用时钟脚应该接地 , data0,
nconfig, dclk, nstatus, conf_done都应该上拉, 这些管脚不上拉很可能是导致你加载不成功的原因；
④ 如果因为TQFP-144适配座一些触点与CPLD引脚接触不好导致一些VCCIO, VCCINT, GNDINT,
GNDIO或其它一些非I/O引脚悬空, 会出现会出现加载链路不通或加载不成功的现象；
⑤ 加载成功后CPLD就能实现功能.
61． 目前采用SRAM技术的LUT-based的FPGA仍然占绝对主流地位, 但是这种FPGA有其天生的缺陷,
请问下一代FPGA的构架发展趋势怎样？Altera在这方面有没有什么新的尝试？
答：下一代FPGA主要朝着SOPC的方向发展：
Altera的下一代产品Stratix, 基本单元LE仍然基于LUT结构, 但有些大的改变,
① 去掉了传统的级联链（Cascade Chain）；
② 进位链（Carry Chain）由以前的单一1条变为LAB Carry-in、Carry-in1、Carry-in0三条；
③ LE的扇出也由2个变为了4个；
④ 触发器的控制信号也更多.
其它方面：
① RAM：一改以前单一2K BITs 或4K BITs的 Memory为小RAM：512BITs;
中RAM：4KBITs；大RAM：512 KBITs；
② 第一次在FPGA中嵌入DSP；
③ 时钟链路也由全局时钟变为全局时钟和区域全局时钟；
④ . . . . . .
所有的这些变化都是通过大量的用户反馈信息作出的慎重改进, 使的Stratix器件更加适合用户的设计需求
62． 能否提供7128的下载波形、DSP与PLD的典型下载电路？
答：7128的下载波形与PLD的典型下载电路在Altera应用文档AN95里有详细的说明.
63． "Always use fully synchronous design. You never need to reply
on gate delay if your design is fully synchronous. " 如果设计是完全同步的,
意思是就可以不用依靠门延时. 但在设计时, 在对和数据一同进来的控制信号进行处理后所产生的输出控制信号会滞后数据数个时钟周期,
这时就不得不对数据进行门延时, 已达到同步. 现在看来, 这是不合适的. 但是, 要用什么办法来处理这个问题而不应用门延时呢？
答：In a "fully synchronous" design, you only have 3 kinds of
paths（在完全同步设计中, 只有三种途径：）
① From I/O to synchronous element. （从I/O到同步元素）
② From synchronous element to synchronous element. （从同步元素到同步元素）.
③ From synchronous element to I/O. （从同步元素到I/O）
A fully synchronous design will work as long as the delays of all
these paths do not exceed the clock period. So you never need to
introduce any delay. If you derive any control signal from the
input signals, that control signal only goes to the 'D' or 'EN' pin
of a FF, but not the 'CLK' pin. So there is no need to introduce
any delay to your data. Simply speaking, you only need to design
the "data" path but not the "clock" path in a fully synchrous
design.
On the other hand, you can remove clock delay with the DLL in
Xilinx SpartanII/Virtex devices or the DCM in VirtexII devices.
（完全同步设计将工作到所有这些路径的延迟不超过时钟期间. 因此从不需要传入任何延迟. 如果从输入信号中得到任何控制信号,
则该控制信号只能传递至FF的D或EN引脚, 而不是CLK引脚. 因此, 不需要将任何延迟传入数据. 简单讲, 在完全同步设计中,
只需设计“数据”路径, 而不是“时钟”路径. ）
64． ISE4. 2I可对某些特殊管脚设置内部上拉, 那么外部是不是就可以不必再加上拉电阻了？另外, 配置过程中,
所有的用户I/O是否均为三态？ VIRTEX2的HSWAP_EN应接何电平？为什么？
答：Whether you need to add external pullup resistors depends on your
board design. Usually external pullup resistors are required under
the following conditions（（参考译文：是否需要添加外部上拉电阻取决于电路板设计.
通常在以下条件下需要外部上拉电阻：）
- You need precise pullup values. The pullup built into the IOB is
not specified to a precise resistive value since it values from
batch to batch. （需要精确的上拉值. 因为it values from batch to batch,
所以然内置入IOB的上拉未指定精确电阻值. ）
- You need strong pull-up strength. The IOB pullup is relatively
weak - in the order of several tens of KOhms. （需要强大的上拉动力.
IOB上拉相对较弱, 只有数十千欧）
If you only want to prevent the board signal from floating,
external pullup is usually not required.
You need to refer to the datasheet of the corresponding FPGA series
to determine the state of the I/O during configuration. As an
example, I/O pins of Virtex-E and Spartan-IIE behave as tri-state
beore configuration. The HSWAP_EN pin on Xilinx Virtex-II is for
enabling/disabling pullups on the user I/O pins during
configuration. By default, HSWAP_EN is tied high (internal pullup
resistor) which turn off pullup resistors on user I/O during
configuration. （如果只想阻止板信号浮动, 通常不需要外部上拉. 需要参考相应的FPGA系列的参数表,
以确定配置过程中I/O的状态. 例如, Virtex-E和Spartan-IIE的I/O引脚在配置以前是三态的. 配置过程中,
Xilinx Virtex-II 上的HSWAP_EN引脚用于启用/禁用用户I/O引脚上的上拉. 缺省情况下,
HSWAP_EN系有较高内部上拉电阻, 用于在配置期间关闭用户I/O上的上拉电阻）.
65． 自顶向下的设计过程是什么样的一种过程？我的理解是在设计开始时,
利用vhdl或verilog中的延迟描述语言在功能和波形上进行仿真描述, 而后进行rtl设计. . . . 是否是这样的一个过程？
答：By top down design we usually mean you partition the top level
design into a number of modules first, without going into details
of each of those modules. Then you start to design each module,
which may involves defining more underlying submodules. The process
stops when you have designed all the underlying submodules. The
basic idea is to build a hierarchy which starts with less details
on the top and more details as you go down the hierarchy.
（参考译文：我们所谓的自顶向下设计通常是指：先将顶级设计划分为多个模块, 而不涉及这些模块的细节. 然后开始设计每个模块,
可能包括定义更多底层子模块. 当设计完成所有底层子模块后, 这个过程即完成. 基本思路是建立一个层次结构, 从顶部粗略划分开始,
越向下层越详细. ）
66． HSWAP_EN推荐接高还是低, 为什么？
答：There is no definite answer to this - it depends on whether you
want the user I/Os to have pull up resistors during configurations.
Therefore it is design dependent. （参考译文：没有定论.
高还是低取决于配置过程中是否要使用者I/O具有上拉电阻. 因此因设计而定. ）
67． 用ISE做过很多的设计, 但是ISE中的help对设计说的比较详细, 但是对Navigator的功能的说明不是很好.
ISE中有一个Library_view. 当你把work库中的设计move到VHDL或VERILOG中,
这时就会在library_view的窗口中看到. 但是什么用也没有呀. VHDL里用library ****; use *** 不行.
veriloghdl里用`include也不行. 还不如直接在work中的一个package.
什么时候用到library_view中的功能？
答：The proper method to create and use library within ISE is
（正确的方法是创建并使用ISE中的库, 过程如下：）
① Click Project->New Source and select VHDL library.
（单击Project->New Source 然后选择 VHDL 库）
② Enter a name for the new library and click Next, then Finish. The
new library is now visiable in the Library View tab. （为新的库输入名称,
然后单击Next-> Finish. 新的库即出现在Library View标签上. ）
③ In the library view tab, right click on the new library and then
click Add Sources. （在库查看标签中, 右键单击新库, 然后单击Add Sources）
④ Choose the sources you want to add to the library. （选择要添加到库的源）
⑤ You can then use this library in your source codes. For example
（然后可以在源代码中使用这个库. 例如：）
library MyLib;
use MyLib. MyPkg. all;
. . . . .
Please refer to p. 5-14 to 5-17 of the ISE User Guide which is
included in the ISE Documentation CD for more details.
（详情请参阅ISE文档说明光盘中的ISE User Guide 5-14至5-17）
68． 利用器件的IBIS模型能否对器件的功能进行仿真？
答：IBIS models provide information about I/O driver and receiver
characteristics without disclosing proprietary knowledge of the IC
design (as unencrypted SPICE models do). You need to have an IBIS
simulator in order to use the IBIS model. It is not for logic
simulation like vhdl or verilog models do.
（参考译文：IBIS模型提供有关I/O驱动器和接收器特征的信息, 而不会透露IC设计的所有权信息, 这和未加密的SPICE模型一样.
为了使用IBIS模型, 需要有一个IBIS模拟器. 像vhdl或verilog模型一样, 它不是适用于逻辑仿真. ）
69． 用modelsim后仿真时需要用到XILINX的库, 下载了XILINX网址提供的TCL文件, 按照要求在AUTOEXEC.
BAT中设置了SET MODELSIM=****, 重启了机器, 在MODELSIM下运行了TCL文件, 选项为VERILOG,
simprim, 可是MODELSIM 还是报找不到库, 为什么？所用ISE版本为ISE4. 1I.
答：The tcl script is for compiling the Xilinx libraries with
Modelsim. After you've compile the libraries, you need to vmap them
when you simulate your design. For example, if the physical path to
your compiled simprim library is d:/xilinx_sim_model/simprim, you
need to map simprim to the full path by typing "vmap simprim
d:/xilinx_sim_model/simprim" at the Modelsim command prompt. Then
you can simulate your design by the following command "vsim -L
simprim " （参考译文件：tcl脚本是为使用Modelsim编译Xilinx库的. 在编译完库之后,
仿真设计时需要vmap这些库. 例如,
如果指向已编译的simprim库的物理路径是d:/xilinx_sim_model/simprim,
则需要通过在Modelsim命令提示处输入"vmap simprim
d:/xilinx_sim_model/simprim"来将simprim映射到完整路径. 然后可以使用命令"vsim -L
simprim "仿真设计. ）
70． PIN HSWAP＿EN的作用是使能或关闭配置时I/O管脚上的上拉电阻,
这两种情况具体有什么不同呢？PCB设计时HSWAP＿EN具体如何处理？
答：The Virtex-II HSWAP-EN pin has an internal pull-up by default to
turn off the pull-up resistors at the I/O pins during
configuration. You need to tie it low externally if you need to
activate the pull-up at I/O pins during configuration. （参考译文：缺省情况下,
Virtex-II HSWAP-EN管脚有一个内部上拉电阻, 以在配置期间关闭I/O管脚上的上拉电阻.
如果在配置过程中需要激活I/O管脚的上拉电阻, 需要将这个上拉电阻在表面上约束到较低. ）
71． PWRDWN＿B是power down pin, 可不可以不连接或上拉？
答：The PWRDWN_B pin was provided to set a Virtex-II device into a
power-down mode: a low-power, inactive state. However, this feature
is no longer supported in Virtex-II. To set it as inactive, the
PWRDWN_B should be left at its default value, which is pulled up.
(The PWRDWN_B does not require an external pull-up or pull-down. ).
Please refer to Xilinx website for more details.
（参考译文：PWRDWN_B管脚用于将Virtex-II器件设定为功率下降模式：低功率和不活动状态.
然而Virtex-II中已不再支持这种功能. 要在非活动状态下设定它, PWRDWN_B应该保留缺省值, 即已上拉.
PWRDWN_B不要求外部上拉或下拉. 详情讲参阅Xilinx网站）.
72． spartanII不能下载, 显示done不能拉高, done上上拉电阻已接, 是何原因？
答： Here are my suggestions（有几点建议：）
-Check if the mode pin is selected correctly. （检查是否正确选择了方式管脚）.
- Check if you have selected the correct startup clock. If you are
using serial mode, you need to use Cclk. If you are using jtag, you
have to use Jtagclk. This can be done by right clicking on Generate
Programming Files -> Properties, then go to the Startup option
tab, and set the startup clock properly. （检查是否已经选择了正确的启动时钟.
如果正在使用串联方式, 则需要使用Cclk. 如果使用jtag, 则必须使用Jtagclk. 具体做法是右键单击Generate
Programming Files -> Properties, 然后转至“启动”选项卡, 并正确设定启动时钟. ）
- If you are downloading from cable, the parallel port of you PC
may be noisy. Change to another PC. （如果正从电缆下载, 则PC的并口可能会有吵杂声.
更换到另一台PC. ）
- There may be noise or ringing on the Cclk signal. Try to insert a
series termination of around 100 ohm, or a small capacitor to gnd,
and see if it helps （Cclk信号上可能会有噪音或响铃.
试着在gnd引脚上插入一个约100欧的串联端接或者小电容, 看看是否有用. ）
73． 98年使用某器件设计了一个电路, 用了四年, 共发出几千个芯片, 一直未出现问题. 后来由于器件更新换代,
将该设计原封不动移植到同型号器件改进型上, 发现工作不稳定, 将近5％的芯片不能用. 厂家设计工程师告诉我们, 设计没有任何问题,
信号模拟全部通过. 原因是新型器件速度提高, 造成毛刺增加引起的.
这种说法有无理论根据？Altera公司器件是否也会有类似问题？（注：我们正在考虑将该设计移植到Altera相应器件上,
但担心问题仍在）.
答：这个问题与前面讨论的同步设计问题有延续性, 我们一直都推荐客户采用同步设计的办法, 而不是异步设计,
不要采用一些门阵列来确定延时, 而应当采用同步时钟来触发逻辑运行. 因为在异步设计中,
用门阵列得到的延时是与器件的性能有很大的相关性, 当采用的器件更新后, 速度提高后, 每个门阵列的延时参数都发生改变了,
所以整个设计的结果就会有可能与原来的不一样, 这对于任何PLD厂商来说都是一样的. 所以需要确定设计是否同步设计,
假如是同步设计那对器件的升级不会造成任何问题, 假如说不是同步设计, 更新器件时则要对不同的设计作出可能需要的相应修改.
74． TMS320F240需要哪些信号线与EPM7128连接,
实现4×4键盘、8位数码管显示？设计PCB板时应该注意什么问题？EPM7128是5V供电吗？能否提供相应的典型电路？
答：Altera器件的任何用户管脚都可以用于和TMS320F240相连；实现4×4键盘、8位数码管显示时要注意我们的管脚的典型驱动电流是20MA,
如果超出, 需要加驱动电路；PCB没有什么特别需要注意的地方；不同的型号有不同的供电电压.
75． AN95中TCK通过1K电阻接地, 而且TDO直接与目标芯片连接了. 但是Altera5V下载电缆不是这样连接的,
TCK、TDO、TMS、TDI都是通过上拉电阻接VCC. 通过ByteBlaster下载电缆应该怎么连接？
答：正确连接TMS、TDI通过上拉电阻接VCC；TCK通过电阻接地；TDO直接与目标芯片连接.
76．
基于maxplus2的仿真是不是就是所谓的后仿真？答：基于Max+PlusII的仿真有两种：（1）功能仿真；（2）时序仿真（后仿真）.
77． 如何使用modelsim对maxplus2适配后的下载文件进行后仿真？
答：在Max+PlusII中可以产生用于在modelsim仿真的文件.
78． VIRTEX2的DCI特性的使用问题： IO电平标准为LVTTL, 当该BANK的IO为输出时,
可通过VRN、VRP接匹配参考电阻来匹配该BANK的输出信号, 而当IO为输入时呢, 是否应在与之相接的驱动端加匹配电阻？如果不加,
VIRTEX2能自行调整阻抗匹配吗？
答：For LVTTL input, you should use the LVDCI input standard. LVDCI
inputs do not require reference resistors on VRN and VRP pins. In
fact there are no termination on these inputs. Therefore,
termination at the driving end is recommended. Visit the Xilinx
website for more details . （参考译文：对于LVTTL输入, 应该使用LVDCI输入标准.
LVDCI输入不需要在VRN和VRP引脚上接参考电阻. 事实上这些输入上也没有端接. 因此建议使用驱动端上的端接.
详情请访问Xilinx网站）.
79． “Enable Pull-up Resistor"好像只对MAX7000B有效, 它对Flex6k, Flex10k,
Acex1k也有效吗？
答：“Enable Pull-up Resistor"只对MAX7000和3000有效, 对Flex6k, Flex10k,
Acex1k无效.
80． 有关ACEX1K的PCB注意事项有哪些？
答：关于PCB的注意事项可以参考Altera的应用文档AN75中关于电源模块部分, 该文档中有详细的描述.
81． 批量生产时, 是否要一个一个对ACEX1K的PCB的配置器件如EPC1进行下载？
答：在批量生产时, 可以利用ALTERA或第三方提供的下载器进行下载, 不需要对每一块板子单独地下载,
只需将下载好的EPC直接插入板上即可.
82． 如何将FPGA设计转为ASIC设计？
答：可以将FPGA设计转为ASIC设计, 世面上有很多这样的ASIC设计厂商. 但是转为ASIC需要很大的量很一大笔开模费用,
而现在的FPGA器件已经非常便宜了.
83． 在用MAX+plusII设计一个产品时发现仿真结果不正确, 一个三分频的电路却变成4分频.
最后发现删除所有的cnf文件就行了. cnf文件有什么用?能否自行删除?
答：The MAX+PLUS II software creates . cnf files to reduce compile
times. With the . cnf files, the compiler does not have to
re-extract the design files every time the software recompiles a
design.
The MAX+PLUS II Database Builder can determine if a given entity,
with a given set of parameters and port usage, has already been
extracted. If so, it saves time by just reading the . cnf file
information from the disk.
If the . cnf files are deleted after each compile, the MAX+PLUS II
software will call the extractors for every source file, which may
cause an increase in the compile time.
The number of . cnf files generated depends on the design size and
parameters. Once the . cnf files are created, they are not
overwritten by the MAX+PLUS II software unless there is a
design/parameter change. This could affect all the . cnf files
initially generated by the MAX+PLUS II software. （参考译文：MAX+PLUS
II软件创建. cnf文件以缩短编译时间. 有了. cnf文件, 编译器就不必在每次软件重新编译设计时重新抽取设计文件了.
MAX+PLUS II数据库构建器可以确定某个带有一组指定参数和端口使用的给定实体是否已被抽取. 如果是, 那么只要从盘中读取.
cnf文件信息就可以了, 因而节省了时间.
如果在每次编译结束后都删除. cnf文件, 则MAX+PLUS II软件将为每个源文件调用抽取程序, 这可能导致编译时间的增加.
生成的. cnf文件的数量取决于设计的大小和参数. 一旦创建了. cnf文件, MAX+PLUS II软件就不会覆盖这些文件,
除非设计或参数发生改变. 这会影响所有最初由MAX+PLUS II软件生成的. cnf文件. ）
84． EPM7128与数码管、键盘接口用不用驱动？
答：EPM7128与数码管、键盘接口可以不用驱动, 但要注意连接的个数. 具体的电流参数可以参照7000的数据手册.
85． MAX+PLUS II 9. 6中怎么不支持EP1K10器件？它里面怎么只有EP1K30, EP1K50,
EP1K100?如果我需要用EP1K10, 该如何解决？
答：可以从ALTERA网站上下载最新的MAXPLUSII软件, MP2 10. 1就支持1K10. http://www.
altera. com/products/software/pld/products/max/sof-emax_baseline.
html
86． 1个EAB等于多少个LE?手册中LE的数量（如EP1K10有576个LE）有没有包括EAB折算的LE在内？
答：每个不同的器件中的EAB完成不同的功能相当与LE的个数也不等, 可以从12个到36个不等.
1K10中的576个LE没有包括EAB折算的LE在内, 并且所有ALTERA的器件中所指的LE个数都不包含EAB的折算.
87． 设计中用了2个EAB来实现FIFO, 如果不用EAB来实现, 要多少个LE才能完成？
答：假如说将2个EAB实现的FIFO用LE来实现可能要占用很多的LE个数来完成, 因为一个EAB中有4Kbit,
假如说全部用LE来完成那将是一个很大的浪费, 也不推荐这样做. 但是该FIFO要占用多少个LE的资源, 要看实际的FIFO设计而定,
FIFO 的大小, 算法的优劣都决定了LE资源的占用.
88． 在使用Altera的器件进行设计时, AHDL是否会优于VHDL, MAX+PLUS II对VHDL的支持是否欠佳,
怎样才能在设计时更好的使用VHDL?
答：AHDL 是ALTERA在VHDL基础上自己定义的一种设计语言, 特别适合做ALTERA的器件编成, 但是不通用于别的厂商.
假如用的是VHDL, 推荐使用ALTERA软件包中自带的第三方综合工具对VHDL设计进行编译.
89． EPM7128STC100-15供电电压是多少？是否用外扩EEPROM?
答：EPM7128STC100-15供电电压是5V的, 它不需要外扩EEPROM. 它本身就是EEPROM结构的.
90． 在实际应用中, 用到8路输入的时钟和输据（每路时钟都是不同频/相的）, 要求任选4路采样.
这时候时钟/数据是经过4个8选1产生的, 所以不得不使用了“gated clock”, 由于FPGA内部的延时的不确定,
会造成采样错误. 是否能提供一个解决方案？
答：可以在设计中引入一个更快的时钟信号, 要比该8路信号都快, 将该时钟信号作为系统时钟, 而将其选择出的原时钟信号用来做使能信号,
这样就可以将设计改成一个同步时钟触发逻辑, 就避免了原来各个不同时钟之间的异步信号. 当然这只是一个可能的解决方案,
其实现结果要根据具体设计而定.
91． 输入管脚带有上拉电阻, 有时还需要外加上拉电阻, 他们的作用是什么?
答：The pull-up resistors built into the FPGA I/O pin are relatively
weak - usually in the order of several tens of Kohm to a hundred
Kohm. It will be too slow if you rely on these weak pull-up to
charge up an open-drain signal to logic '1'. You can speed it up by
adding a stronger external pull up resistor. （参考译文：置入FPGA
I/O引脚的上拉电阻相对较弱, 通常为几十千欧至几百千欧. 如果依靠这些弱电阻来将开漏信号填充至逻辑“1”, 则速度会很慢.
通过添加外部上拉电阻可以提高速度. ）
当前离线
