[一个FPGA的神奇现象]关于时钟使用的问题！！！！

我做了个系统。时钟有两个晶振，都是50M。
一个晶振用来给串口核，但是后来没有用串口核，就空连了这个晶振到fpga的时钟引脚，但是为用。
另一个晶振用来给PCI接口和fpga逻辑提供CLK信号。
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操作：fpga逻辑对CLK分频得到1K时钟，将时钟引到fpga芯片引脚，示波器看到是稳定的1k时钟（此时内部逻辑并没有使用这个1k信号）。
当用这个1k信号来控制定时器来实现1秒定时时，此时，示波器跟踪的1k信号频率发生变化，是1.5k或者其他。。。而且，1秒定时明显不准了。。。

如果把那个为用的晶振用来被分频定时，此时还有引脚输出1k信号给示波器，这种情况下，1k信号很稳定，而且定时1秒很准。但是，这种情况下当我把这个1k信号不从fpga的引脚输出给示波器时，1秒定时又不准了，只有把这个1k信号从fpga的一个引脚输出，结果才是准确的。
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这到底怎么回事？
（希望我的贴能得到兄弟们的热情讨论。。。。。。。。。。。。。。）

the clock may not be connect to the clock pin of the FPGA then sync problem comes, so the timer runs right when u used another one connected clock pin.

那1K信号不从输出引脚输出的话,你是怎么测试1秒定时的?