时序约束问题

 请教各位高手，我在用NetFPGA开发告诉网络数据处理功能，且模块都是同步模块，始终上升沿触发动作。现在需要把处理过的数据输出。模块行为仿真是正确的。但是在进行时序仿真的时候会出现毛刺和信号不齐整的问题。如图：

 

毛刺部分放大如下图：

发现是信号从0跳至18446462680337154191的过程中，经过了一系列的小的改变最终才形成我需要的信号。

请问，这个毛刺现象和信号没对齐的问题能否通过时序约束解决？具体用什么样的约束？谢谢！

时钟约束是可行的

都知道是时序上出现了问题，可是没人能够给出详尽的解答。