求助，测试ADC时snr结果不稳定是因为DUT与ATE不同步赞成的吗？

现象：测试ADC时snr结果落在-5dB到65dB之间，其状态呈现正态分布，落在50dB左右的机率最高。
问题定位：目前分析造成上述现象的最有可能原因是DUT与ATE数据传输不匹配引起，不知道还有没有其它的原因？
如果是由于不同步引起，最有效的解决办法是什么？小弟在此先谢过了！

数据传输不匹配？
个人认为可能是采样的周期数M不够造成的……
当然还有可能是其他原因：Tester的波形需要一定的稳定时间、测试夹具的阻抗匹配等……
建议排出法：增加pattern中器件的等待时间，让测试机输出波形稳定；增加采样周期，提升相干采样的效果；延长relay切换的等待时间，消除噪声信号的干扰；等等。
抛砖引玉……

N年前，曾玩過一顆10bit Video AD，這顆AD設計時並未考慮到量產測試的問題，忘了把
ADC用的sampling clock留個test mode拉出來 (以便讓tester的clock同步取樣)，慘的是
這Video AD一般是用數十～數百KHz的H-SYNC信號透過PLL起振到1百多MHz (上千倍的divider)，
於是便產生了取樣不同步的問題 (tester的100MHz與DUT的100MHz不匹配，因為PLL每次起振的
的頻率略有誤差)，量測的現象與樓主所述非常相似，即便是只量線性，INL也是奇慘無比。
　
唯一提高performance的辦法分成幾個方向：
1. 將PLL的divider設定到最小，使PLL的倍頻比率拉到最低，間接使頻率誤差的比率降低。
2. 量測時須讓PLL起振時間夠久 (pattern裡面放repeat cycle，數十ms也不為過)，PLL的
　外部LPF (Low Pass Filter) time constant改到到Hz級 (PLL外部濾波器時間常數越低，
　settling time越慢，但cycle to cycle jitter越小)，使其起振後的目標頻率更為穩定。
3. 將每次測試采樣的點數(N)儘量降低，以10bit AD的線性量測為例，sample size設定到
　1200點左右，即便想抓4096點 (每code ideal有4個hit)，也是pattern分成四次跑完後，
　再將4次的結果組合起來後再進行histogram運算，藉此躲掉采樣頻率不同步，pattern
　跑越久差異越大的問題。但是此法並不適用於動態參數量測(SNR, THD)，所以在無法同步
　的AD量測動態參數是個災難 (disaster)，要不嘛放棄不測，要嘛乾脆在tester flow內重複
　4~8次，量到好的數字就算pass (in flow re-test)，畢竟按常態分配 (normal distribution)
　，重測4~8次總該有一次pass吧。
　

樓主潛水去了，本樓就不頂了。

谢谢四有和DennyT的精彩回复，最近一段时间一直在查找引起上述问题的原因，目前还没有找到有效的解决办法。下面详细介绍一下被测芯片本身及测试的方法，以期两位高手据此为我这个“迷途的羔羊”指出一条明路，呵呵。
1. 被测芯片主要模块包括ADC、DAC、LPF、LineDriver、PGA、PLL和DCXO等模块。整个芯片分发送与接收两条通路，发送通路包括串并转换器、DAC、LPF和LineDriver;接收通路包括PGA、LPF、ADC及串并转换器。串并转换器的主要作用是把串行过来的16bit数据转为16bit的并行数据送给DAC，同时还可以把ADC输出的16bit并行数据转换为串行的，这部分转换电路的时钟是由片外晶体产生的标准时钟由PLL模块2倍频或4倍频产生，当然晶体产生的标准时钟调整范围及精度可由片内的DCXO模块控制。
2.该芯片是用Catalyst机台测试，目前除了接收通路的snr不稳定外，其它所有模块的静态及动态参数都通过测试。其中接收通路snr测试分两步完成：1）是输入1.1M的正弦信号，此时ADC采样频率是4.4M（ADC的采样时钟是由机台提供，不经过芯片内部的PLL，直接经过分频模块直接给ADC），测试所得snr为75dB左右；2）输入2.2M正弦信号（这是本产品的一项重要功能，频宽比原来扩展了一倍，所以被测信号也加了一倍，不知道这样合不合理），此时ADC采样率是8.8M，此时测试所得的结果就会呈现出如前所述的正态分布。
3.问题分析:
1)经过与测试工程师讨论，该测试好像不满足“相干原理”，即ADC采样率与输入信号之比是4，在pattern中是总共对65536个正弦波取样，这样做应该也只是重复取样，获得的“信息”应该不是很多，但所输入1.1M信号时测试的结果却稳定在75dB左右。对于这一点我到现在也理解不透，也许是我对目前测试机理理解不深吧。
2）ADC的采样时钟是由机台提供的，不经过芯片内部的PLL（此时芯片外面晶振与芯片内部的DCXO模块都不工作，机台的时钟一路给PLL的输入，一路提供给ADC与DAC），所以ADC与机台的工作肯定是同步的。唯一可能引起不同步的是串并转换器的时钟是由PLL倍频后送给该模块，该时钟最有可能引起机台与芯片不同步。
3）确定了问题的原因后，从相应的pattern中看到，为修正上述不同步有很长的一段的match语句，这部分应该就是造成接收通路snr不稳定的根源。在输入1.1M正弦信号ADC采样率4.4M时，注释掉match，果然出现snr不稳定的情况。然而在输入2.2M信号ADC采样率8.8M时，仍然出现snr不稳定的情况。两种工作模式下在pattern中所不同的是后一种情况仅仅是速率加快一倍，结果就不match了。后来猜想可能是因为速率加快了，芯片内部的PLL还没有达到稳定的工作状态，所以把pattern内的相关loop都加了很多倍，可是结果仍然是一样，郁闷！
4.说明
1）该测试程序不是公司的测试工程师自己研发的，而是买的，据说写该测试程序的工程师也已经不知所踪了，所以很多问题也就只通靠自己研究和解决了。
2）经过与测试工程师和Teradyne的技术支持工程师的沟通，他们说很少在pattern使用match，即使用也采用另外的方式。
3）现在还有另外一点就是可能这款芯片的ADC工作在8.8M时就是不稳定，所以也需要在系统上测试该芯片的稳定性，这可能是我今天要做的工作，呵呵。
说了这么多，不知道说的清不清楚。希望两位高手指教，小弟先行谢过了！

將大大的問題描述整理一次：
1. ADC F-sample=4.4MHz, F-tone=1.1MHz 時，SNR 穩定量得 ~75dB。
2. ADC F-sample=8.8MHz, F-tone=2.2MHz 時，SNR 不穩定，-5~65dB 之間常態變動。
　
小班唯一不清楚的是ADC的digital output是serial的8.8MHz*16bit=140.8MHz還是parallel的
16pin 8.8MHz output。因為你認為serdes (串并转换器) 造成8.8MHz的不穩定，所以我想
這ADC應該是serial output (因為ADC本來是16bit平行輸出，換成1bit串列輸出才出問題)。
　
所以問題依樓主的猜測可以再縮小到：
1. 在70MHz (4.4MHz*16) 時pattern可以match並capture到穩定的ADC data。
2. 但是在140.8MHz (8.8MHz*16) 時pattern的match可能不穩並capture到錯誤的ADC data。
　
小班依據上面假設提出一些看法：
1. 若是懷疑match，pattern 中 match 的信號在8.8Msps 時是否穩定，這項可將該test item
　設成無限循環，掛上示波器觀察 match 的信號是否在高低速的穩定度不同。
　
2. 若DUT輸出的match的信號高速下很完美，再來就是確認Catalyst是否以normal mode來run這
　140MHz的pattern，大部分tester的sequencer command只能工作在1X normal mode，什麼
　2X mode, doublet mode, double_drive_mode, fast mode...通通不對頭，其中尤其match loop
　類的seq命令限制最多。若真是如此，請退求其次，把pattern降速回到1X mode的極限吧。
　
3. 若IC還要改版，請designer老大留個mode把PLL跳掉，直接讓tester灌串并转换器的16X clock，
　正本清源，一了百了。PLL的16倍140MHz clock可以量個頻率就驗證完畢，混到AD/DA裡面跟著
　一起量測就問題百出，麻煩的不得了。
　

谢谢DennyT的精彩点评，现就并串转换器与 ADC的数据传输关系补充说明如下：
1）ADC是16bit并行输出，这16bit的数据经过并串转换器转换为高八位和低八
位的串行数据经2pin输出芯片，这样在ADC采样频率为8.8M时，串行输出的
数据速率是8.8M*16bit/2=70M(除2是因为有2pin output)。
2）而DAC通路数据传输则与ADC通路相反。由1pin input serial 的4.4M*16
bit=70M数据给串并转换器，然后由串并转换器输出16bit的4.4M的parallel数据
给DAC，DAC的工作频率一直是4.4M。
3）整个芯片的数据流是这样的：
1pin串行的数字数据经串并转换器送给DAC变为模拟信号转出；
模拟信号经ADC后变为并行数据，然后再经过并串转换变为2pin串行数字数据。
所以Denny的假设是完全正确的。

下班时间看了一下关于这个问题的梳理过程,觉得DennyT老大想得很全面,一看就是经验丰富的老手!佩服!