引用第 8 楼 四有芯人于2009-05-13 03:03:30发表:
引用第 7 楼 yybs_sun于2009-05-12 03:19:16发表:
引用第 5 楼 四有芯人于2009-05-08 08:18:36发表:
引用第 4 楼 chrisbai于2009-05-07 15:32:23发表:
莫非是IO管脚？有些IO管脚为了防止从input--〉ouput状态会先置为Z态然后再到输出，V93K很常见。
看你的向量，又像是T公司机台。。呵呵
如果在original向量如VCD或WGL中出现这种情况很好理解，但这是转过一次的向量了。我的理解，这时的character应该是cyclized之后的，且pin
type为output，一个周期中应该只有一个character才对吧……
求教，求教~~
请教四有， 以J750为例，Edge Set里有D0～D3的设定，其中D3是Drive
Off，我理解那一刻就是从input状态switch到output状态，往往D3有设定的时候，后面Compare的Open和Close就有设定了，需要compare，D3的值往往和Open一样，这不是在一个cycle内发生的吗？不懂的问
管脚为I/O口时，Timing Edge的生效取决于Pattern Character，在Pattern状态为由上一周期的Input
(0,1..)转换为下一周期Output
(L,H,X...)的过程中，tester在上一周期的D0打开Drive，给DUT送信号；在下一周期D3定义的时刻关闭Drive切换到Receive，量测DUT状态。虽然D0和D3的值相同（这个值其实是相对值），但D0在前一周期，而D3在后一周期，简单地说，I/O口测试中，D0和D3不是在同一Cycle发生的，即使它们值相同。
个人见解，欢迎拍砖哈……
感谢四有的回复。嗯。理解。不过，有个小问题
那么是不是意味着每个cycle，这个IO信号都这样规律性地从Input状态switch到Output状态？在Open到Close的
时间段内看Compare？根据你的经验，这样的pattern常见吗？
如果某个pattern仅仅某几个cycle用到双向，其余cycle都是input，其他的cycle岂
不要mask掉？ 工作量很大哦？有点晕，还望赐教
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