baxiaqqq的博客

ASIC设计的规模、复杂度和成本在不断增加。(基于讨论目的，假设ASIC包含了ASSP和SoC器件。)与此同时，日益激烈的竞争使得今天的电子产品市场对上市时间的压力极为敏感。此外，市场空间越来越狭小，以消费市场为例，一个“典型的”ASIC设计周期在12到24个月左右，而推出采用这种器件的产品的市场机会可能只有2到4个月之短。

如果没有一开始就抓住市场先机推出产品，很可能会造成营收的大幅减少(如果市场机会完全失去，甚至会导致收入和投资的完全丧失)。这些因素大大增加了ASIC设计“一次设计成功(Right-First-Time)”的压力，反过来也推动了对芯片和系统级快速、高效、具成本效益的验证的需求。

对于现代ASIC设计，运行在真正高端(相应的也很昂贵)计算机平台上的软件仿真将很幸运地获得数Hz以上(亦即实时每秒有数个主要系统时钟周期)的等效仿真速度。实际上，这意味着可以只在设计的很小一部分上进行详细的软件仿真。因此，为了实现很高的仿真速度，就必需采用某种形式的硬件辅助验证，其中有三种不同类型如下：

加速: 基于硬件的加速解决方案通常包含有一系列专用处理器芯片或FPGA。这种形式的加速的一个主要缺陷是它只适合于加速孤立ASIC的仿真；也就是说，这种形式的验证不能验证处于系统环境中的器件。另一个问题是这种加速器可能非常昂贵，特别是由于同一时间每个单元只能被一个(或极少数)开发者使用，这一缺点就更加突出。

• 仿真: 基于硬件的仿真解决方案一般也包含有大量专用处理器芯片或FPGA。仿真的优点(相比加速而言)是这些表述都被集成在系统级环境中。缺点是仿真速度仅达到 1MHz左右，这对许多验证环境来说是根本不够的。而且，这些单元同样非常昂贵，同一时间只能被一个(或极少数的)开发者使用。

基于FPGA的原型：在许多情况下，必需“实速(at-speed)”验证设计。以视频处理为例，验证有部分可能涉及到视频输出流的主观质量(subjective quality)评估。这种解决方案利用一个或多个FPGA来构建ASIC的硬件原型。作为ASIC的功能等效电路，基于FPGA的原型可以同时进行芯片级和系统级测试。这种原型不仅能够提供10 MHz 到 80 MHz的实时仿真速度，价格也比较低廉，故能同时提供给多个开发者，也可以同时在多个开发现场进行部署。

Synplicity公司2004年12月对全球20,000多名开发者进行了关于硬件辅助ASIC验证策略的问卷调查。结果显示，目前有1/3 的ASIC设计是通过基于FPGA原型的方法来验证的。这份调查报告提出了一些与常见FPGA原型环境相关的问题。还介绍了目前最新型的这种形式的原型，如Certify® ASIC RTL原型、Synplify® Proto 单芯片ASIC RTL 原型、Synplify Pro® 高级 FPGA 综合、以及Synplicity®的Identify® RTL调试器。
 

单FPGA原型

如前所述，目前有1/3的ASIC设计是通过基于FPGA原型的方法来验证的。即使ASIC设计增加了电路的规模和复杂性，现代FPGA在能力和性能上的最新进展也意味着这些设计的2/3可以利用单个FPGA来进行建模。

单FPGA开发板价格廉宜，可以直接从FPGA供应商或从第三方供货商那里购买到现货。这表明着要获得这种板子不是问题；相反，任何和单FPGA硬件原型构建环境有关的问题，其主要原因都在于应用综合和调试的不足。