英特尔10nm、格芯7nm工艺深度对比,鳍片形状、功函数金属、密度等技术参数大起底

2017-12-28 09:31:00 来源:EEFOCUS
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近日,在一次技术会议上,英特尔展示了他们的10nm技术,格芯展示了他们的7nm技术,尽管它们的节点名称有所不同,但这两种工艺的密度相近。在本文中,我将结合之前透露的消息、访谈和论文,对这两种领先技术进行详细的比较。


1.0 工艺
1.1 英特尔10nm

鳍片 - 采用自我校准四重图形技术(SAQP),间距为34nm,鳍片的高度和宽度分别为46nm和7nm,这是英特尔公司的第三代FinFET工艺。在这次会议上,英特尔提出了一个有意思的观点,就是鳍片高度可以根据不同的产品进行优化,高度范围大约在几十nm左右,这次引用的46nm是这个区间内的中位数。

栅极 - 接触栅极间距(或者栅极节距CPP)为54nm,可能是采用自对准双重曝光工艺(SADP)技术实现的。消除标准单元边界上的假性闸极,从而使得临近标准单元之间可以以单个闸极宽度的间距实现隔离,这种方式可以降低20%左右的面积。最小的闸极长度为18nm。

间隔物 - 使用第二代低相对介电常数值的间隔物,可以降低7-8%的闸极到接触聚的容值。

源极漏极 - 原位掺杂的凸起型源极漏极。

应变 - 第七代应变技术,在原位掺杂的凸起型源极/漏极上,使用新的NMOS对漏极产生正交应变,这种新颖的NMOS应变技术将驱动电流增加了5%。

功函数金属 - 这是英特尔的第五代high-k绝缘层金属栅极工艺(HKMG)(英特尔在45nm时,领先其它对手率先推出了HKMG)。在HKMG工艺中,所有阈值电压都是通过使用不同的功函数金属进行设定的。基准版本的HKMG工艺使用了4个不同的功函数金属产生2个阈值电压,还可以选择6个功函数金属提供3个阈值电压。

触点 - 该工艺采用钴填充触点,与钨相比,将触点线电阻降低了60%,而且,与绝缘层上触点方案相比,栅极上触点这种方式可以将晶体管密度提高10%。栅极上触点是使用自对准栅极触点创建的。栅极填充是凹陷的,沉积一个基于碳化硅的蚀刻终止层,以防止栅极上触点和扩散层触点短路。自对准栅极触点是对在14nm工艺中就已经使用的基于氮化硅层实现的自对准扩散层触点的一个补充。接触金属叠层还包括围绕凸起的源极/漏极的钛层,以及一个可以降低PMOS接触电阻的NiSi层,其接触电阻比14nm减少了1.5倍。

互连层 - 表1总结了互连层。在本文的描述中,英特尔的10nm工艺含有12个互连层,但是如果把M0层和两个顶层金属也包含在内,则具有13个互连层。层间电介质与14nm技术相同。

 

表1. 英特尔互连层


SRAM单元尺寸 - 高密度SRAM单元尺寸为0.0312平方微米,高性能SRAM单元尺寸为0.0441平方微米。低功耗SRAM的最低供电电压为0.56伏。

逻辑单元尺寸 - 最小金属间距(MMP)为36nm,高度为272nm的逻辑单元包含了7.56个轨道单元(272/36)。鉴于接触聚间距为54纳米,所以

逻辑单元的尺寸为14,697平方纳米(这是最小值)。

密度 - 和上一代14nm相比,该工艺实现了2.7倍的密度增长,超过了英特尔经典的2倍密度提升,所以这次英特尔将之称为超级缩放。

环形振荡器 - 与14nm相比,在相同的功耗下环形振荡器的速度提高了20%。

TDDB - 与14nm相比有所改善。


EUV - 英特尔在这次演讲中没有讨论EUV,但是在会议上提交了关于EUV的论文。英特尔有4个用于开发的EUV工具,他们已经表示他们有7nm工艺的光学解决方案,如果准备就绪的话将使用EUV。

 

 
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