台积电释放十大信号,对EDA、IP、IC设计和半导体设备商将产生怎样的影响?

2018-10-11 08:48:02 来源:EEFOCUS
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代工大佬台积电每年都会为其客户们举办两次大型活动-春季的技术研讨会和秋季的开放创新平台(OIP)生态系统论坛。春季会议主要提供台积电在以下几个方面的最新进展:

(先进)硅工艺开发现状;
设计支持和EDA参考流程资格;
(基础、内存和接口)IP可用性;
先进封装;
制造能力和投资活动。


OIP论坛则简要介绍自春季技术研讨会以来台积电在上述主题上的最新情况,并给EDA供应商、IP供应商和最终客户提供一个机会,以展示他们分别(以及和台积电合作)在解决先进工艺节点需求和挑战方面的进展。本文总结了最近在加利福尼亚州圣克拉拉举行的台积电第10届年度OIP论坛的十大亮点。

(10)EDA合作伙伴和IP供应商的早期参与模式
台积电提供了一份极具说服力的图表,展示了IP供应商参与模式近年来的变化,以及由此导致的新客户流片(NTO)工艺导入的加速。

 


台积电北美公司总裁David Keller表示,采用台积电先进工艺的客户现在可以在PDK v0.1阶段就参与进来,享有“更精细调整”和“改进设计以及优化工艺”的机会。

这种方式可以使得客户在PDK v1.0阶段的工艺认证时间缩短一半,也更接近工艺节点进入生产阶段的时间表。当然它的风险在于,早期采用者必须非常擅长进行评估,以及随着PDK数据从v0.1到v1.0的日益成熟而快速更改设计。尽管有风险,客户依然对台积电改变其参与模式和进行资源投资以加速发布高级工艺设计支持表示了赞赏。

(9)台积电、EDA供应商和云服务
OIP论坛展示了在支持将设计流程转换成云计算服务方面的多项进展,包括最终客户流片示例、云提供商能力介绍、为云资源提供“店面”的EDA供应商(Cadence、Synopsys)。数据安全方面显然取得了重大进展:

台积电支持与其PDK和IP数据相关的产品的安全性。探讨了用于不同EDA流程,采用单线程、多线程和分布式运算场景的服务器内核、内存和存储类型。

当然还有其他重点领域:

加速云项目“启动”任务;
优化数据通信要求(和相关带宽),以便在客户的主机环境和云服务之间传输设计数据和流程结果;
针对特定EDA流程优化分配的云计算/内存资源(与吞吐量相比)。


Microsoft Azure小组的演示文稿将这种方式称为“云原生”和“天生在云”的EDA流程开发。

在本地部署和云端执行之间分配和管理客户的EDA软件许可证。

云店面不仅支持在客户私有云中托管的专用许可证服务器,也可以通过VPN与本地许可证服务器通信。

有媒体提出了他们关注的主要问题:

“云资产保护的保险业政策尚不清楚。”

“我正在寻求与EDA供应商签订新的、更灵活的软件许可证分配业务条款。云可以帮助我为尖峰工作负载快速分配计算服务器,但我仍需要完整的(昂贵的)EDA许可证。我需要被说服将项目迁移到云计算的投资回报率是巨大的。”

(8)N22ULP / N22ULL
N22是在N28节点上进行工艺尺寸缩减的“半节点”。(即N28设计直接进行光学布局缩减即可)

所有22ULP的设计套件和基础IP都已准备就绪,2018年第四季度可提供完整的接口IP。22ULP的嵌入式DRAM IP也将于19年6月问世。(请注意,客户仍然对嵌入式DRAM抱有强烈兴趣。)

台积电正在集中精力开发用于低漏电应用的22ULL工艺,研究重点包括平面器件Vt(Ion与Ioff)选项、低VDD(例如,对于22ULL,标称VDD = 0.6V)时的模型开发和IP特性。可使用该工艺生产低泄漏(EHVT)器件。22ULL目标器件包括基于低功耗微控制器的SoC设计,以及支持蓝牙低功耗(BLE)接口的芯片,对IoT边缘设备来说这些芯片都很常见。

台积电将22ULL​​的启用分成两个阶段进行,现在已经推出适用于0.8V/0.9V VDD的v1.0设计套件,2019年6月将提供0.6VVDD PDK和IP支持。需要注意的是,22ULL​​中的SRAM设计将采用双电源供电,内部阵列采用0.8V(由位单元VDD_min驱动),外围电路为0.6V。


(7)封装
台积电提供的各种封装技术依然夺人耳目。从高端客户需求(比如CoWoS)到低成本集成(比如集成式扇出、或者InFO晶圆级扇出分布),台积电实现了各种独特的封装技术覆盖。简而言之,在OIP生态系统论坛上展示的先进封装技术包括:

晶圆级芯片规模封装(WLCSP)集成
论坛展示了一个粘合到CMOS硅片上的MEMS传感器(带帽)的样例:

 


基板上的InFO
InFO和BGA设计的混合体,其中多个InFO连接到基板载体上;2/2um W/S在硅片之间互联;40um微凸块I/O间距。

基板上的InFO和内存
和基板上的InFO类似,一个HBM内存硅片堆叠到临近的硅片上。

CoWoS增强
C4凸块间距和掩模版尺寸(拼接)功能将在2019年实现突破和增强。
 

 


集成片上系统(SoIC)
利用硅通孔实现多个硅片的3D垂直堆叠;2019年第一季度在EDA流程中实现设计支持(例如TSV感知物理设计、硅片间DRC/LVS、基于3D耦合的提取、完整的SI/PI分析。)。

(6)N7和N7+的状态
从N7节点的生产到N7+(4层EUV)产品的过渡正在有序进行。N7+的所有EDA参考流程已经完全验证通过,并且PDK迭代到了v1.0。所有基础IP都通过了硅验证。IP开发人员的设计套件已经就绪,并且可以接受N7+的新流片。

 


与N7相比,N7+实现了1.18倍的面积优势,这主要得益于更紧密的金属间距,以及对单元之间的“通用多器件边缘”(CPODE)隔离器件的标准单元模板支持。为了有效利用N7+对N7的密度增益,需要重新设计IP - 台积电提供布局迁移辅助工具来协助这种转变。

值得注意的是,单元管脚形状可以违反最小金属区域光刻设计规则,管脚单元区域“修补”涉及的EDA需求可以被整合到物理实现流程中,这需要改变电迁移分析规则,同时,单元管脚形状需要和贴片填充的模型一起被提取出来,用于信号的EM分析。

 

 
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