Cadence:10nm以后挑战重重,人工智能和机器学习正在酝酿一场变革

2018-09-18 14:42:00 来源:EEFOCUS
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华为麒麟980的发布,开启了手机芯片的7nm时代,新的工艺节点带来了CPU、GPU、NPU的大幅性能提升,将手机芯片提升到了全新高度,但是新的工艺节点同样也让未来的芯片设计面临更多技术方面的挑战,生产设备成本太高,代工厂需要承担更大的风险,应用商需要负担更多的代工费用等等。

 

EDA是IC电子行业必备的设计工具软件,是IC产业链最上游的子行业,利用EDA工具,工程师将芯片的电路设计、性能分析、设计出IC版图的整个过程交由计算机自动处理完成。在没有EDA工具之前,设计电路要靠人手工布线,对于大规模集成电路有上亿晶体管的设计用手工是无法实现的,有了EDA工具才有了超大规模集成电路设计。更高工艺节点会给EDA厂商带来哪些挑战?它们将如何应对?10nm以下的芯片架构会发生哪些变化?带着这些问题,与非网采访了Cadence公司数字实现部门产品总监Vinay Patwardhan

 

Cadence公司数字实现部门产品总监Vinay Patwardhan

 

不断增强算法,应对10nm以后的芯片设计挑战
10nm工艺节点不仅给设备生产商和代工厂带来挑战,EDA厂商也会遇到前所未有的技术难题。Vinay Patwardhan解释,“由于器件尺寸和布线面积尺寸的缩小,EDA流程中产生了新的复杂性。 挑战可分为两方面:第一,电气特性挑战涉及下一代FinFET器件在较低电压下物理行为的处理,器件的精确建模和互连延迟,以及金属层电阻特性的增加;第二,物理特性挑战涉及导线尺寸,电源网络布线和设计规则,复杂着色和图案化要求。这些要求使物理设计难以完整实现。除了这些与流程相关的挑战外,还有一些其他挑战:比如,在设计实现和签核阶段会产生大量数据,这扩展了设计的数据库容量,对有效地处理和管理设计中关键数据的能力提出了需求;还有,由于早期开发过程中的一些变化,设计人员需要一种同时考虑所有设计和制造要求的设计环境和方法,以便实现以更小的外形尺寸来管理更低功耗和更高性能的目标。”

 

面对这些挑战,EDA公司必须积极与代工厂合作,尽早获得流程要求,以不断增强算法,并为进行以下操作的客户提供解决方案:
• 提高芯片质量:开发高级集成DPT感知引擎,用于数字和定制化实施,分析和验证,具有性能功耗面积以实现不同应用的设定目标的算法。
• 提高工作效率:支持多CPU,自动处理大型,低功耗,混合信号设计,具有承上启下相结合的布局和布线,设计内签核,和可预先防止大多数验证和DFM问题的验证
• 用提升速度来提高产量:减少流程内的迭代,并限制芯片的重新开发次数。
• 管理良率:变异感知的设计内签核和集成的DFM流程使得设计人员能够优化互连

 

具体来说,Cadence先进制程节点解决方案提供了贯穿Innovus™实现系统和Virtuoso®先进制程节点平台的完整,一致和融合的流程,以在设计流程的早期阶段解决可制造性设计(DFM)和可变性效应(包括光刻、CMP、热变化、过程变化)的问题。 通过将颜色感知DPT流程与基于模型的DFM,电压降分析,时序和功耗分析和验证结合在一个全面的预防 - 验证 - 最终确定流程中,Cadence解决方案可以解决超大规模的设计问题并提供比传统闭环设计明显提高生产效率的方法。

 

7nm会长期存在,尽早支持更先进工艺节点有利于技术进步
EDA工具位于IC产业链的最上游,对新工艺节点的应用起着重要的推动作用,因此只有EDA工具首先支持最新的工艺节点,IC设计厂商才能利用最新工业设计出更高性能的芯片。关于对新技术节点的支持,Vinay Patwardhan表示,“除了支持10nm设计外,Cadence还支持7nm,7nm +和5nm工艺技术。实际上,Cadence流程已经被用于7nm测试芯片和生产芯片的开发。凭借大规模并行多CPU处理能力和Cadence云产品,Cadence拥有的独特技术可以通过智能算法升级来处理超过10nm的先进制程节点的尺寸问题,其设计流程可以帮助满足更高的功率和性能要求。”

 

此外,Cadence仍在向7nm以上的节点进行研发。在2015年与imec联合发布了关于5nm测试芯片流片的公告。今年2月,Cadence和imec宣布业界首款采用Cadence 数字和签核工具完成的3nm测试芯片流片。

 

业界都在讨论10nm之后哪个工艺节点会长期存在,Vinay Patwardhan的观点是,“下一个获得广泛采用的节点会是7nm。 这是因为7nm工艺提供了更新的下一代FinFET,具有显著的速度和密度改进,并且在与先前节点相同的频率下还可以节省额外的功耗。 对于任何提升高性能设计频率或尝试在有限功率范围内加入更多功能的高频设计的人员来说,这是一个极具吸引力的产品。”

 

人工智能和机器学习正在酝酿一场变革
随着14nm以下工艺节点成本效益不再明显,有人开始质疑工艺节点向下的延伸的产业意义,站在EDA厂商的角度,Vinay Patwardhan认为,“借助高效的制造技术,如极紫外(EUV)光刻技术支持可以克服先进节点的物理限制,该工艺的成本引入了推动技术超越某个节点的新维度。 持续的先进节点开发对于移动市场和高性能计算(HPC)市场至关重要,这些市场正在竞相将可以通过低电池或低功耗来实现更多目标的产品推向市场。 随着汽车和医疗电子等新增需求市场对最低功率和高可靠性的要求,先进节点的开发是必要的。此外,另一个趋势是人工智能(AI)和机器学习架构正在引发一场转变,这种转变只有在超低功率版图的先进制程节点上设计时才能实现。因此,为了在竞争激烈的电子芯片设计市场中提供最好的技术,我们将始终保持先进节点设计的创新和追求极限的动力。”

 

当前,FinFET是最适合先进节点的工艺,FinFET器件提供的益处,特别是在平面器件上的漏电流方面,已经非常成熟。下一代FinFET具有改善的密度,功率和性能特征。Vinay Patwardhan预计高性能移动和云应用的未来大部分开发都将涉及改进FinFET器件。FD-SOI技术服务于不同的市场 - 特别是低成本的物联网,电池供电设备以及可靠的汽车和国防应用 - 他们利用完全耗尽的通道来减少平面设备的漏电。这是一种用于平面晶体管降低功耗的完全不同的技术,因此,我并不认为FD-SOI技术会开发超过10nm的技术,因为这是FinFET解决的问题。

 

随着未来研究发现更多改善性能,密度和进一步降低动态功耗的方法,晶体管结构肯定会不断变化。新架构的出现将提出提高设备性能的需求。即将出现的一种技术是具有纳米管堆叠的环绕式闸极(GAA)晶体管,我们将继续看到技术不断发展。

 

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