FPGA 设计基础
利用 ISE™ 软件工具实现设计并深刻理解Xilinx FPGA 架构。从专业人士那里获得最佳设计实践经验，并了解 Xilinx 设计流程的细节。
本课程涉及了ISE 9.1i 特性，如 Architecture Wizard 和布局规划编辑器。其它主题还包括设计规划、实现选项、全局时序约束等。 有关改善整体设计性能，请继续学习性能设计课程，该课程基于本课程所涉及的基本原理。
注意：参加FPGA设计基础的必备条件之一就是完成了下列FPGA 基本架构课程的学习。登录 www.xilinx.com/cn/education，并点击录制的在线学习链接查看这些录制的课件。
适应水平
基础
培训时间
1 天
课程对象
具备 HDL（VHDL 或 Verilog）应用知识的数字设计者和对 Xilinx FPGA 了解不多的人员
必备条件
- FPGA 基本结构：Slice 和 I/O 资源 REL*
- FPGA 基本结构：存储器和时钟 REL*
- FPGA 基本架构：Architecture Wizard 和布局规划编辑器 REL*
- HDL 应用知识（VHDL 或 Verilog）
- 数字设计经验
软件工具
- Xilinx ISE 9.1i
获得的技能
完成这次全面的培训后，您将拥有完成下列操作所需的技能：
- 使用 Xilinx 项目浏览器实现FPGA 设计
- 使用布局规划编辑器工具分配引脚位置
- 使用结构向导创建DCM 实例
- 阅读报告确定是否满足设计目标
- 采用约束编辑器来输入基本全局时序约束
- 查找并修改实现选项
课程概要
- 课程日程
- Xilinx 工具流程
- 实验 1：Xilinx 工具流程 实验
- 阅读报告
- 实验 2：Architecture Wizard 和布局规划编辑器实验
- 实验 3：预先分配 I/O 引脚实验
- 全局时序约束
- 实验 4：全局时序约束实验
- 实现选项
- 实验 5：实现选项实验
- 同步设计技巧
- 课程总结
实验介绍
- 实验 1：Xilinx 工具流程 - 在 ISE 项目浏览器中创建新项目，并在设计过程中使用 Architecture Wizard 和布局规划编辑器。 采用默认软件选项来实现设计。 将对设计进行仿真。
- 实验 2：Architecture Wizard 和布局规划编 - 利用 Architecture Wizard 定制 DCM，并将 DCM 整合到设计中。 利用布局规划编辑器分配引脚位置并实现设计。
- 实验 3：预先分配 I/O 引脚 - 本实验介绍了利用布局规划编辑器进行出色的 I/O 引脚分配的基础知识。 利用 SSO 分析器来避免发生触地反弹，采用设计规则检查器来跟进 I/O 分组规则。
- 实验 4：全局时序约束 - 使用 Xilinx 约束编辑器输入全局时序约束。 回顾映像后静态时序报告，实际验证时序约束。 使用布局布线后静态时序报告，决定每个时序约束的最长约束路径。
- 实验 5：实现选项 - 调整处理特性和 I/O 配置选项，提高设计性能。
文章出处：EEFOCUS
