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更新于2007-06-01 16:23:34

课程介绍

        这个综合课程将全面介绍VHDL 语言。 重点是写寄存器转换级 (RTL) 和行为源代码。 这个课程将专门介绍Xilinx 器件和各种FPGA 器件。 采用严密的综合设计方法，可将获得的信息应用到任何数字设计中。 课程结合了深入的演讲和实验练习以巩固关键概念。 您还将了解先进编码技术，可整体提升您对 VHDL 的熟练程度，并让您做好学习高级 VHDL 课程的准备。

        在这个为期三天的课程中，您将获得极为宝贵的亲自动手体验的机会。 完成课程之后，参加的学生即使只有很少的 VHDL 知识，也能写出高效硬件设计并进行高级 HDL 仿真。

适应水平

基础到中等水平

培训时间

3 天

课程对象

希望有效利用 VHDL 进行数字设计的建模、设计和综合的工程师

必备条件

• 基本的数字设计知识

软件工具

• ISE™ 8.1i
• Xilinx ISIM 仿真器
• Synplicity Synplify Pro
• Synopsys SmartModels

获得的技能

完成这次培训后，您将能够：

• 使用 VHDL 创建硬件模型
• 声明并使用信号、变量、阵列和记录
• 使用 VHDL 程序语句
• 创建可综合 RTL 源代码
• 在布局布线之前和之后运行行为仿真
• 用 XST 综合（编译到硬件）VHDL
• 通过使用 VITAL 库运行时序仿真
• 针对 RAM、FSM 等编写 FPGA 优化码
• 创建 RTL 代码并在 Xilinx FPGA 中实现设计
• 创建 VHDL 子程序：功能和程序

课程概要

第 1 天

• 课程日程
• 硬件建模简介
• 语言概念
• 实验 1：创建层次
• 测试平台简介
• 实验 2：VHDL 仿真和 RTL 验证
• 信号和数据类型
• VHDL 运算符和表达式
• 实验 3：存储器和记录

第 2 天

• 并行和顺序语句
• 高级程序语句
• 实验 4：n-bit 二进制计数器和 RTL 验证
• 可控操作语句
• 实验 5：比较器
• 行为编码到 RTL 编码

第 3 天

• 有限状态机
• 实验 6：算法逻辑单元
• VITAL：面向 ASIC 库的 VHDL Initiative
• 实验 7：有限状态机
• 针对 Xilinx FPGA
• 功能和程序
• 实验 8：计算器

实验介绍

本课程配合的实验提供了创建可综合 RTL 代码的实践基础。 设计流程的方方面面都涵盖其中。 实验均由学生来写、综合、行为仿真及实现。 实验着重于写出能最优地推断出高性能可靠电路的代码。 实验以学生在仿真中验证的功能计算器作为结束。