性能设计
课程介绍
参加性能设计课程将帮助您创建更高效的设计。 这一课程将帮助您在更小型或更低速度级别的 FPGA 中实现您的设计，进而降低系统成本。 另外，通过掌握本课程介绍的工具和设计方法，您将能够更快地创建设计、缩短开发时间，降低成本。
适应水平
中等
培训时间
2 天
课程对象
具备 HDL 中等知识，有 Xilinx ISE™ 软件工具经验的 FPGA 设计者
必备条件
- FPGA 设计基础课程或以下方面的同等知识：
- FPGA 结构特点
- Xilinx 实现软件流程与实现选项
- 阅读时序报告
- 基础的 FPGA 设计技术
- 全局时序约束
- 约束编辑器
- HDL 基本知识（VHDL 或 Verilog）
- 深厚的数字设计背景
软件工具
- Xilinx ISE 8.2i
- Synplicity Synplify Pro
- Mentor Graphics Precision RTL
获得的技能
完成这次全面的培训后，您将拥有能完成下列操作所需的技能：
- 描述获得时序收敛的流程
- 描述 Virtex™-4 FPGA 的结构特点
- 描述数字时钟管理器 (DCM) 和相位匹配时钟分配器 (PMCD) 的特点，以及如何使用能改善性能
- 通过复制寄存器和流水线改善性能
- 使用针对 Xilinx 器件优化的方式来编写 HDL 代码
- 描述不同的综合选项及如何能提高性能
- 使用 CORE Generator™ 软件系统，创建并将内核集成进您的设计流程
- 在包含核的 FPGA 设计中运行行为仿真
- 使用时序分析器报告检查设计瓶颈
- 应用高级时序约束达到您的性能目标
- 使用高级实现选项提高设计性能
课程概要
第 1 天
- 复习 FPGA 设计基础
- 利用 Virtex-4 FPGA 资源进行设计
- CORE Generator 软件系统
- 实验 1：CORE Generator 软件系统
- 设计时钟资源
- 实验 2：设计时钟资源
- FPGA 设计技术
- 综合技术
- 实验 3：综合技术
第 2 天
- 达到时序收敛
- 实验 4：复习全局时序约束
- 时序组和 OFFSET 约束
- 专门路径的时序约束
- 实验 5：实现时序收敛
- 高级实现选项
- 实验 6：性能设计
- 功耗评估（可选）
- 实验 7：FPGA Editor 演示（可选）
- ChipScope Pro 分析器（可选）
- 实验 8：ChipScope Pro 分析器（可选）
- 课程总结
实验介绍
- 实验 1 - CORE Generator 软件系统：创建核，将核植入到 VHDL 或 Verilog 源代码中，运行行为仿真。
- 实验 2 - 设计时钟资源：使用时钟控制向导配置 DCM 和全局时钟缓冲资源。
- 实验 3 - 综合技术：体验不同的综合选项并观察结果。 此实验的各个版本都适用于 Synplicity Synplify Pro、Precision RTL 和 Xilinx XST 软件。
- 实验 4 - 复习全局时序约束：采用约束编辑器来输入全局时序约束。
- 实验 5 - 实现时序收敛：检查时序报告并输入专门路径时序约束以满足性能目标。
- 实验 6 - 性能设计：仅使用实现选项来改善性能，最优化结果。
- 实验 7 - FPGA Editor 演示：利用 FPGA Editor 查看设计并在内网添加探针。
- 实验 8 - ChipScope Pro 分析器：在设计中添加内部逻辑分析器以进行实时调试。
文章出处：EEFOCUS
