最大限度提升Virtex-5 FPGA设计性能
随着FPGA推动性能的提升，最大限度发挥设计性能就要求设计人员了解器件结构和设计软件。65-nm Xilinx Virtex-5 FPGA系列产品具有业界最高的性能，采用了最新的ExpressFabric技术、对角互联结构、增强型片上存储器、DSP片和高速I/O。为了最大限度提升系统性能，设计人员应该使用恰当的设计技术，如定义时序约束、在综合和实现时选择最适合设计要求的选项。本文将介绍如何通过最少的设计迭代来得到更快的时序。
理解构架
当评价Virtex-5系列这样的新型FPGA构架时，通过学习用户指南和数据表来理解硬件特性是十分重要的。
Virtex-5 FPGA系列产品基于能提供更高速度的新型ExpressFabric构架、能减少逻辑层次的新型6输入查找表（LUT）结构，以及最大限度降低延迟的对角互联结构。每个CLB包括两个片，具有4个6输入LUT和4个可配置寄存器。为了最大限度地利用每个片，必须要理解片的互联性和共享资源。
Virtex-5 FPGA包括像嵌入式存储器（block RAM）和550MHz逻辑片（DSP48E片）这样的硬IP。如果这些硬IP块出现在你的关键路径中，需要进行以下设计考虑：
- 检查你的设计是否利用了大多数块特性，以及综合工具是否从RTL代码中正确推导出特性。
- 当使用嵌入式block RAM存储器或DSP48E片时，使用它们专门的流水线寄存器能降低建立时间和时钟到输出的时序要求。
- 另一个考虑是在设计中混合使用block RAM或DSP48E片，以及在使用专用块或片来提高布局灵活性之间进行折衷考虑。
时钟资源的选择也会影响设计的性能。Virtex-5 FPGA具有I/O、局部和全局的时钟资源。这些器件被划分成不同的时钟域，其中最多能包括4个局部时钟和10个全局时钟。在设计规划阶段，一定要分析需要使用的时钟域数量和时钟域中的特殊时钟。在进行I/O布局时，如果I/O的接口逻辑不必用到时钟域中的所有时钟资源，将给ISETM软件在布局上带来更大的灵活性。
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