第5节 VHDL介绍 基本VHDL语法-实例与结构表述
在原理图绘制环境中，一个图形符号就描述了一个给定的逻辑电路，并将该符号与输入输出连接绑定在一起。在VHDL中，也使用同样的概念方法，只是将所绑定的方框明确的显示在文本编辑器中。描述这样绑定方框的形式就需要一个实例表达式和其相应的端口表达式。如下例所示的实例表达式，给出了电路名称并描述了所有输入除数端口。因此，VHDL中的实例表达式扮演着原理图绘制环境中符号的角色。
有效的VHDL电路描述也需要一个结构表达式。结构表达式，用分配符来描述和定义预期的逻辑电路，并用原理图绘制程序中“后台”仿真模型一样的方式来描述电路性能。当仿真VHDL编码后，这些结构表达式就被执行并取代原理图绘制环境中的基于库的仿真子程序。
一般的VHDL电路描述形式如上图所示。需要的关键词用粗体字表示，斜体字部分的文本字符串必须是由用户提供的。
下面的例子演示了原理图以及相应的VHDL代码。VHDL代码的头两行指定了所需库文件的位置。这两行的实际功能将在后面解释-现在，你可以找图上所示开是输入代码。参考该形式以及下面的例子，你可以准备VHDL代码来描述实验练习中的电路。在练习中，你还需要在端口表达式中提供输入输出信号名称，并在结构表达式中描述电路行为。
例子代码中的端口表达式定义了输入信号A,B和C，以及输出信号Y，其类型为STD_LOGIC。在VHDL中，STD_LOGIC类型的信号在物理电路中使用连接线。VHDL也有其它数据类型（比如integers整型,characters字符型,Boolean布尔型等）。但这些更为抽象的类型并不对应到连接线上LLV/LHV信号。使用它们，设计者可以在早期的设计步骤中更多的考虑数据流，而不是电气特性。这些更为抽象的数据类型在HDL描述具体搭建电路之前要全部转换为STD_LOGIC类型。也可以什么数据类型都不用，只用STD_LOGIC数据类型来创建电路设计-但这样的话在早期设计中会花费更多的时间，但不需要到时候再转换那些数据类型了。在后面的实验中，对于输入输出信
号，我们只使用STD_LOGIC类型
