解决高速串行连接面临的挑战
摘 要：
电子工业正在经历着巨大的转变，从传统的并行通信标准向全新的高速串行接口技术迈进。这种转变正在影响着产业链上的每个环节，同时也影响着芯片、封装、板级甚至整个系统的设计。这篇文章详细描述了支撑这种变化的标准、以及随之而来的设计者需要面临的挑战和一些可行的解决方案。业界正在转向高速通信技术以满足高性能片上系统设计的需求。有两种得到广泛瞩目的标准代表了这种趋势：PCI Express(正在迅速取代PCI 和PCI-X总线)和Serial ATA(正在取代ATA物理存储接口)。这些新的串行标准的数据传输率已经达到5.0 Gbps甚至更高，这使得产品和系统的设计面临着极大的挑战。
与即将被代替的并行标准不同的是，大部分新的串行标准都是基于时钟内嵌系统，也就是说时钟信号将不会伴随数据从连接的一端传至另一端，这也意味了时钟信号必须在接收端与数据信号一起被精确的恢复。正是由于这些不同以及日益增加的数据传输率，才使得串行连接技术如此的强大，同时在实现时也如此的具有挑战性。
随着标准的持续演进，以及数据传输率的不断提高，具有内嵌时钟的串行式通讯系统逐渐成为主流。这些系统没有扩充上限，也不象并行标准一样在更高带宽时会遇到时序与校准方面的瓶颈。在此项技术下设计者在尝试把高速串行技术应用到设计产品中时，面临许多新挑战。
在这些高速串行链路中，最复杂的环节就是输入/输出接口。与传统低速IO不同，串行连接IO将可能决定一项设计的成败，或是一项产品与其它厂商产品之间的差异。要想成功的把高速串行连接应用到产品中，工程师必须面临许多挑战。根据2005年《电子工程专辑》杂志的调查报告指出，设计工程师认为至今设计挑战中最大的就是信号完整性。控制信号完整性涉及许多层面工作，其中包括控制信号与噪声耦合、降低信号抖动以及高速信号中电源与衬底噪声所产生的各种效应。
由于高速串行通信中经常发生的高速数据传输率与低信号摆动，从而使得控制信号的完整性显得特别困难。一项成功的设计必须能在晶粒、封装、衬底及系统各层面有效地解决信号完整性问题。对于多数高速串行通信标准而言，一般都要求在信号接受端，其信号波动必须低于200mV的峰-峰差值（例如，PCI Express标准的要求是低于175mV）。这是因为在高速穿行解决高速串行连接面临的挑战通信中，任何微小的信号摆动或偏差都会给传输带来难以估量的后果，例如，对于一个175mV信号而言，其25%的信号波动会带来50mV噪声，其通常会被误认为是供应电源发生了改变。在进行2.5Gbps甚至更高的传输速率传输时，这样的波动会使传输系统的行为类似输电线路，因此在设计数据传输时，就必须要考虑如何避免阻抗不连续和信号反射。这就像在进行BGA封装和PCB的通孔设计时必须谨慎以保证高速串行传输的信号质量。
对系统设计者而言，信号完整性问题主要表现为系统边界上信号抖动的增加和减少。频率与数据边界上出现抖动的变化，可导致频率数据回复（Clock DataRecovery ；CDR）系统的失效，进而导致更高的位误差率（Bit Error Rates ；BER）及潜在的连接失效。在许多标准中，额定的最低BER为10 ~12，在兼容的传送端与端之间的任何链路，都必须符合此项标准。当传送端与接受端能建立链路通路，并在符合甚至低于BER标准的情况下实现数据传送，才能被视为互通。
互通性
互通性是决定串行连接产品成功与多样化的关键因素之一。因此，许多标准组织经常进行“Plugfests”互通性测试，藉以检验并记录各个厂商之间串行连接的互通性。在提升互通性与改进系统性能方面，最好的方法就是在高速串行式连接的传送与接收端，提供额外的抖动边界。
在传送端方面，必须针对高速串行数据输出信号的，降低信号抖动。为达到此项目标，ARM的90纳米与65纳米串行连接物理层组件采用一个以LC电感电容振荡器为基础的锁相回路，来替代大多数设计中采用的环路振荡器。LC电感电容振荡器本身的相位噪声低于其它设计组件，因此能达到更稳定的频率边缘并降低信号抖动。例如，PCI Express标准允许最高传输抖动率为0.25UI，或是在2.5 Gbps传输速度下达到100ps。支持PCI Express接口的ARM VSL210 PHY物理层组件，在最低限度下的抖动也不会超过0.15UI，通常只有不到0.1UI。图一显示ARM PCI Express串行链路传送器超低的信号抖动。图中显示的传输眼图为2.5Gbps（Gen1）与5.0Gbps（Gen2），传送PRBS31的信号。图中显示的信号是关闭pre-emphasis放大功能，以便更清楚地显示运用LC电感电容VCO设计达到超低抖动的效果。
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由于高速串行通信的整体抖动预算，决定于系统中的所有组件，因此传送端较低的抖动，意味着即使接收端抖动容限要求就以比较宽松，仍然能达到无错误的数据传输。ARM的解决方案具备极低的传送抖动，因此允许搭配种类众多的接收器，包括那些抖动容限不甚理想的接收器在内。由于ARM串行链路接收器具备较高的抖动容限度，因此就算搭配抖动较高的传送器，亦能达到可接收的位错误率。
大型SoC的噪声免疫力
另一个可能影响互通性与系统性能的因素，就是数据信号中的噪声。这种噪声可能来自邻近高速数据线路产生耦合效应，在物理层、封装及衬底设计中，可运用标准设计方法来控制这类噪声。
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另一种更难控制的噪声来源就是系统单芯片中数百万个数字栅极开关。这类噪声包括电源供应器的噪声或注入到晶粒衬底的噪声，一个应用到SoC中的好的物理设计必须要能控制这些噪声。电源供应器通常会在衬底层极进行控管，但若针对物理层组件进行更严格的控管，成效会更加显著。串行链路中最敏感的电路为锁相回路中的VCO，因此小心控管此类电源，使之达到更高的噪声免疫力，才能藉此降低信号抖动。在ARM串行链路设计中，在VCO区块的电源供应器中，内含一个能提供纯净电源的电压调节器，藉此降低电源噪声对抖动与抖动容忍度的影响。此外，运用保护电路，或接点隔离环路来保护物理层组件免于受到SoC数字核心的影响，以增进对衬底噪声的免疫力。在使用ARM物理层组件时，不需要增加其它保护环路或接点隔离机制，因为组件中已含有这些零件。
结论
想要成功的将高速串行连接IP整合至IC设计中，必须克服许多挑战，方能让设计达到低传输抖动、高抖动容限，以及良好的系统互通性。而成功的关键就在于控制各种噪声来源和克服各项信号完整性问题。为了解决封装、衬底及系统层面上的问题，确的物理层设计是关键，这方面的工作决定设计者能否开发出坚固、高可靠性、高互通性以及符合标准的规格底限的成功设计。
