第5节 Verilog HDL
第5节 Verilog HDL
Verilog HDL 简介
Verilog HDL历史
- 1983年，Gateway Design Automation公司推出Verilog语言，开发了仿真与验证工具；
- 1985年，GDA推出Verilog仿真器Verilog-XL：仿真速度快，处理能力强，具有交互式调试手段；
- 1987年，Synopsys公司的综合软件开始接受Verilog输入；
- 1989年，Cadence公司收购GDA，进一步扩大Verilog的影响；
- 1990年，Open Verilog International（OVI）成立，推广Verilog HDL和Veriog-XL被广泛推广；
- 1993年，OVI推出Verilog2.0，作为IEEE提案提出申请；
- 1995年，IEEE通过Verilog HDL标准IEEE1364；
- 2001年，IEEE 发布了Verilog HDL 1364-2001标准。这个标准中加入了Verilog HDL-A标准，使Verilog能够描述模拟设计。
- 目前，Verilog与VHDL成为最广泛使用的、具有国际标准支持的硬件描述语言，绝大多数的EDA厂商都支持这两种描述语言；在工业界和ASIC设计领域，Verilog HDL应用更加广泛。
Verilog HDL设计与抽象级别
- Verilog的主要应用：
--ASIC、FPGA工程师编写可综合的RTL代码模块；
--面向高抽象级别仿真的系统结构设计；
--测试工程师用于编写各种层次的测试程序； - 不同的设计阶段采用不同的抽象级别
--首先在行为级描述各功能块，以降低描述难度，提高仿真速度。
--在综合前将各功能模块进行RTL级描述。
--将各模块集成为高层系统，采用结构级描述。
Verilog HDL 逻辑设计
- 行为描述
- 结构描述
- 混合描述
行为级和RTL级描述
- 2输入多路选择器的行为描述为：只要信号 a 、 b 、 sel至少一个发生变化，如果 sel 为 0 则 输出 a ；否则 输出 b 。
- RTL模型中，体现的是数据流的流动和处理。任何同步时序元件在时钟沿处的行为都要精确描述。RTL级描述是行为级Verilog的子集。
结构级描述
- 结构级Verilog适合开发小规模模块或利用低层次单元设计较高层次的模块。
--Verilog内部带有基本逻辑单元(primitive)，如各种门。
--用户可以定义自己的基本单元UDP(User Defined Privitives) - 如2输入多路选择器的结构级描述，采用Verilog基本单元(门)描述。描述中可含有延时信息。
Verilog中的模块
- 可以将模块的实例通过端口连接 起来构成一个大的系统或元件。
- REG4有DFF模块的4个实例。每 个实例都有自己的名字(d0, d1, d2, d3)，是每个实例的标记。
- 使用位置映射时，实例中端口的 次序与模块定义的次序相同。
- 每个实例都是模块的一个完全的 拷贝，相互独立、并行。
