VHDL编码中面积优化探讨

更新于2008-12-27 11:10:56

VHDL 编码面积优化

　　1 引言

　　VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)是IEEE工业标准硬件描述语言，是随着可编程逻辑器件（PLD）的发展而发展起来的。这种用语言描述硬件电路的方式，容易修改和保存，且具有很强的行为描述能力，所以在电路设计中得到了广泛应用。利用VHDL语言对PLD开发，面积（Area）是一个很重要的指标。通过“面积”优化可以使用规模更小的可编程逻辑芯片，从而降低系统成本；改善电路性能，降低器件功耗；为以后的技术升级留下更多的可编程资源，方便添加产品的功能。

　　VHDL包含的语句非常丰富,不同的描述可以实现同样的逻辑功能。但应注意，实现同样功能的不同描述，可能在综合出的电路规模上存在差异，也就是说，对资源的利用率有所不同。本文就有关VHDL编码方面的面积优化问题进行讨论。

　　2 常见问题

　　2.1 避免引入不必要的寄存器元件

　　在描述组合逻辑电路时，应使用完整的条件语句结构。因为不完整条件语句的使用会引入不必要的寄存器元件，既浪费逻辑资源，又降低电路的工作速度，影响电路的可靠性[1]。例如用IF条件语句设计一个纯组合电路的比较器，比较以下两例：

　　例1中未提及当a1=b1时q1作何操作，结果导致了一个不完整条件语句，VHDL综合器对此解释为：当条件al=bl时ql保持原值，这意味着必须给ql配置一个寄存器。综合结果如图1所示。例2中“ELSE ql <= ‘0’”语句交代了除“al = bl”以外的所有情况下ql的赋值行为，从而综合出如图2所示简洁的组合电路。

　　2.2 寄存器描述中存在信号节点时

　　信号可以作为设计实体中并行语句模块间的信息交流通道，是具有全局性特征的数值容器。在时序电路设计中，为了在设计更大的电路时使用由此引入的时序电路的信号，常在电路内部定义节点信号。通过信号完成进程之间的通信，从而保证结构体中多个进程能够并行同步运行。寄存器描述中有节点信号时，不同的描述会产生不同的综合结果。如以下两例：

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