iamfrankie的博客

          清理工程文件          本人在使用时ISE有时会收到一些莫名其妙的警告或错误信息，相信大家也会有类似的经历，这可能是由于你的工程中包含了旧的综合（synthesis）与执行（implementation）的结果文件。 这时你需要清除工程中旧的综合和执行文件，这样有望消除这些警告和错误，具体做法如下：选择Project->Cleanup Project Files，执行后所有的源文件将依然存在，但任何文件所产生的综合和执行过程中将会被取消。     &nbs...

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          直接数字式频率合成技术（DDS）是一种先进的全数字频率合成技术，它具有多种数字式调制能力（如相位调制、频率调制、幅度调制以及I/Q正交调制等），在通信、导航、雷达、电子战等领域获得了广泛的应用。在项目中光栅传感系统高频并行解调算法的FPGA实现我们的光纤通信模块用到DDS。我们通过FPGA 实现了DDS的功能。     1971年，美国学者J.Tierney等人撰写的《A Digital FrequencySynthesizer》一文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新...

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    在项目移动物体检测与跟踪系统中，图像无疑是使最重要的一个环节，我们希望通过在Microblaze或PowerPC上移植LINUX操作系统，来完成移动物体检测的相关控制及算法描述进而完成系统功能。然而，BASYS板上的资源实在非常有限，经常会出现如下错误ERROR:Pack:18 - The design is too large for the given device and package。所以我们决定现在直接通过编写VHDL语言驱动VGA，通过驱动的编写使我们对图像的产生有了更进一步的了解，使我们通过控制VGA时序的学习后控制复杂的时序时更得心应手，同样使我们掌握用MATLAB提取图...

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在我们团队负责的项目光栅传感器系统高频并行解调算法的FPGA实现中，需要直接频率合成模块，因此我们想在FPGA上实现一个DDS芯片的功能，最近在BASYS板上调通了DDS模块，在功能仿真过程中我们发现在ISE环境下编写VHDL时对信号赋初值对仿真是十分必要的。 由于参数的要求模块中用到了一个三分频电路。程序如下： library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;  ---- Uncomment the following library declaration if instantiating---- any Xilinx primitives i...

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通过设置顶层文件综合不同模块  最初使用ISE时非常不习惯，比如一个工程中由多个文件，很多都不能综合执行，经过一段是摸索及查阅相关资料知道在ISE的source hierarchy 中，只有一个模块能被设为顶层文件（top module）并能综合（synthesis）执行（implementation）。开始时在别的工程中编译好，然后通过 add copy of source 来添加。这给我们综合带来不少麻烦，解决方法是当我们写好程序需要综合时我们可以把这个程序暂时设为top module，即选中所要综合文件右键选set as top module，这是就可以进行相应的操作了。再以同样的方法做...

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顺序语句是指仿真角度看，每一条语句的执行是按书写顺序进行的。顺序语句只能在进程、函数、过程内部使用。VHDL有一下几种基本顺序语句：变量赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句、空操作语句。常用的顺序语句有if_then_else,case_when,loop_for等。  并行语句是硬件描述语言与编写软件程序的最大区别所在，所有并行语句在结构体中的执行都是同时进行，即它们的执行与语句书写的顺序无关。这种并行性是由硬件本身的并行性所决定的，即一旦电路接通电源，他的各部分就会按照事先设计好的方案同时工作。 ...

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 不少人在编写VHDL时常常分不清信号与变量有什么不同。正确使用信号与变量是完成设计的必要环节，这里有一个程序大家看一下。library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;  ---- Uncomment the following library declaration if instantiating---- any Xilinx primitives in this code.--library UNISIM;--use UNISIM.VComponents.all;  entity sig_vari isport(reset,clk:in std_logic; aout,bout,cout:out integer range 0 to 127 ); end ...

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 万事开头难，VHDL的学习也不例外。刚开始接触VHDL的人常常为一些问题感到困惑，本人刚接触时也不例外，这种困惑会在长期的实践中逐渐淡去，但过程往往比较痛苦，本人经历了较大的痛苦。这里希望我的一些经验能减少初学者的困惑，帮助刚入门VHDL使用者较快的理解和掌握VHDL的编程思想。 不少人在设计系统时常常不知道该选元件例化法还是图形连接法。元件例化法是每个小模块都是用VHDL程序编写，然后用component语句将其元件例化后调用，但这样并不直观，可读性差。因此初学者在设计系统时，各个功能模块的设计用VHDL实现，各个模...

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本人最开始学习fpga是从altera开始的，刚开始接触的开发环境是max+plus iiFpga芯片是flex10k10，后来学习的quartus ii,芯片是cyclone。因此说对altera的产品比较了解。本次竞赛使我有幸接触另一大fpga巨头xilinx的产品。前一段时间主要学习ise，把以前做的一些程序在ise 下运行一下，并在BASYS板上跑一下，但BASYS板的资源确实有限，因此跑不了什么太复杂的程序，在BASYS板上能做的就是把它上面的LED、数码管VGA显示、PS2键盘、I/O口等通过一些程序运行起来，我把刚开始学习VHDL时的一些小程序跑了一下。熟悉了ISE 的开发流程。这里我提供...

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今天是2007年11月1日，农历九月二十二本人决定今天博客空间正式开张与大家共同探讨，共同学习，相信通过OpenHard这个平台一定能和大家共同进步。  做FPGA的人经常会讨论的这样一个问题就是：学习Verilog还是VHDL更好？据相关人士统计，在企业中使用Verilog完成项目的占70%，因此Verilog更主流一些。如果大家所在团队或参加的培训课程使用VHDL，那么也不用担心，熟练掌握VHDL对学Verilog会有很大的帮助。两种语言在功能、性能方面的差别很小，Verilog善于描述更底层设计，包括结构级（门级和晶体管级）和物理级（器件、平面规划）；而...

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