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曾经，在半导体制程工艺上英特尔说第二，没人敢说第一。但如今，现在台积电和三星的 10nm 量产且在积极筹划 7nm，而英特尔 10nm 似乎依然是个迷，Intel 一直坚持的“Tick-Tock”发展模式也在遭受挑战，新工艺、新架构能否依然每年交替到来也成了未知。
计划与现实对比，可发现英特尔动作延迟，被戏称为“牙膏厂”也不为过。
英特尔，这个半导体制程工艺的丰碑，真的要倒了？议论纷纷之时，英特尔高级院士 Mark Bohr 用半导体行业权威刊物《IEEE Spectrum》的撰文作出回应。关于自家 10nm 工艺，他表示在技术、成本方面都有巨大优势，10nm 工艺的晶体管密度不但会超过现在的自家 14nm，还会优于其他公司的 10nm，也就是集成度更高，栅极间距将从 14nm 工艺的 70nm 缩小到 54nm，逻辑单元则缩小 46％，这比以往任何一代工艺进化都更激进。并强调 10nm CannonLake 定于今年年内出货。
对于台积电、三星、英特尔 16/14 nm 曾进行过比较，发现三者 14/16nm 制程节点“数字”都灌水了，实际线宽其实都没达到其所称的制程数字。
本期《趣科技》，与非网小编就来讲讲半导体先进制程的“数字游戏”。
每当新一代 CPU 问世时，人们都会热衷于讨论它采用了多少微米或纳米制程。每一次制程工艺的进步都会对芯片制造业产生举足轻重的影响，并演绎一个个经典的传奇。而制成工艺与摩尔定律又紧密联系在了一起。
摩尔定律是由英特尔创始人戈登摩尔提出的，集成电路所包含的晶体管每 18 个月就会翻一番。
1965 年英特尔推出的 10μm 处理器后，从芯片制造工艺遵循着摩尔定律一路走来，经历了 6μm、3μm、1μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm 直到今天的 14nm、10nm。
这些数字看似毫无规律，其实却有着自己的计算公式：当前处理器的制程工艺乘以 0.714 即可得出下一代 CPU 的制程工艺。
XX nm 指的是什么或者说这些数字又是什么含义？
这代表晶体管和晶体管之间导线连线的宽度，即 CPU 的上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。
晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。
随着制程微缩，这组“数字”的变得魔幻起来，制程节点不再与栅长相符合。据 Linley Group 与 Techinsights 分析的结果，台积电、三星、英特尔 16/14 纳米看上去“灌水”明显。
Linley Group：
Techinsights：
关于这场数字游戏，调研 The Linley Group 创办人暨首席分析师 Linley Gwennap 曾表示这与市场营销是相关的，尽管节点名称不再与实际栅长相符合，不过，差距也不会太大。
上面的数字是否能证明相同工艺要比三星、台积电厉害？
这个还不能很确定的回答，Gwennap 认为台积电与三星目前的制程节点仍落后于英特尔，以三星而言，14 nm 制程称作 17nm 会较佳，而台积电 16 nm 制程其实差不多是 19 nm。而工艺数字的不同程度“美化”，实际上是商业策略。但也有权威专家认为英特尔、三星甚至台积电在三者 14/16 nm 制程差距或许不大。
这场数字游戏背后还隐藏了什么？
栅长可以分为光刻栅长和物理栅长，物理栅长是光栅孔径的绝对长度，对应参数所要求的栅长；光刻栅长则是由光刻技术所决定的。
由于在光刻中光存在衍射现象以及芯片制造中还要经历离子注入、蚀刻、等离子冲洗、热处理等步骤，因此会导致光刻栅长和实际栅长不一致的情况。一般光刻栅长要大于物理栅长。另外，同样的制程工艺下，实际栅长也会不一样，比如三星的 14nm 与英特尔的 14nm 制程芯片的实际栅长依然有一定差距。
针对“数字”不对号的问题，我们也许可以这样理解：
16/14/10nm 应该是用物理栅长来衡量的，经过光的衍射，实际形成的光刻栅长要长一些且不同厂商的会有所不同。
物理栅长上是否存在灌水现象依然是一个未知的问题，只能说有可能。还有一种可能，对于先进制程而言，节点名称并非与物理栅长相符，但一直遵循着“乘以 0.714”的命名规则。
当栅极长度逼近 20nm 大关时，对电流控制能力急剧下降，漏电率相应提高。传统的平面 MOSFET 结构中，已不再适用。芯片制造商的晶体管从平面型进化到 FinFET 工艺（鳍式场效应晶体管），将电路通道升高为鲨鱼鳍形状，三面与栅极接触，降低漏电和动态功率损耗，改善功耗和发热。FinFet 可以解决平面型设备的短沟道问题。FinFET 成为当今的主流。
所以，现如今线宽也并非衡量半导体制程的唯一条件，也并非半导体厂技术能力的唯一评定标准。
当热衷于这场数字游戏的时候，也许我们需要去看看背后的工艺，比如前栅极和后栅极工艺。45nm 以下必要的 HKMG 技术中 Gate-first/Gate-last 成型工艺各有优劣。
后栅极（Gate-last）成型 HKMG 技术制造的芯片，功耗更低、漏电更少，高频（即高性能）运行状态也更稳定；但是生产制造技术复杂、良品率低、初期很难大规模量产；（在没有采用 3D 晶体管结构前）管芯密度低，对晶圆的利用不够经济；真正实用时，还需要用户层面的配合，即客户厂商根据需求配合修改电路设计。
英特尔为了追求未来的性能增长选择 Gate-last，其他厂商则选择整体难度较小、眼下更容易实用的 Gate-first。英特尔从 45 纳米开始用后栅工艺，4 年后台积电 28 纳米采用后栅极工艺，而三星 28 纳米依然采用前栅工艺。
摩尔定律面临挑战的今天，制程微缩仍然会继续，这已经不是一场单纯的数字竞赛，新工艺、新材料都会加入。如果英特尔 10nm 真如 MarkBohr 表达的“比以往任何一代工艺进化都更激进”，那这场竞赛将变得更加有看点。
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