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金曦的技术博客

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并口编程  2007-08-31 20:28
以前做过用并口模拟JTAG时序来配置、回读、动态局部重配置FPGA,参考24a0的JTAG。总结并口编程如下:
使用25针并口 

 针

 方向

 2,3,4,5,6,7,8,9

 双向

 1,14,16,17

 输出

 10,11,12,13,15

 输入

 18,19,20,21,22,23,24,25

 地

 

一般使用的LPT(并口)的地址是0x378H-0x37AH

0x378H是8bit数据寄存器的地址,对应并口针的顺序是9,8,7,6,5,4,3,2

0x379H是状态寄存器,11,10,12,13,15 - - -

0x37AH是控制寄存器,- - - 并口中断允许位,17,16,14,1

也就是说PC的0x378H可以用来做输入和输出,0x37AH的低4位可以用来输出,0x379H是输入。这样就可以用并口模拟很多时许,比如IIC、JTAG、SPI等等。

编程实现时。先打开并口,在网上可以找到很多这样的例子。

然后用_outp(address,data)向地址发数据既可。

 

注意:并口的输出电压是4.66V左右,FPGA需要的引脚输入电压一般的3.3或更低。

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