leageshine的博客

一波三折——危险的“未分配”引脚     第一折。半个月前，美国的同事对当前的一个工程进行了编译，并提交二进制文件（FPGA配置文件）给软件工程师进行集成。结果该二进制文件导致了整个系统的崩溃：FPGA二进制文件刚下载完毕，整个系统就不工作了。这一事件导致了美国FPGA工程师一整天的停工和系统恢复。Kevin给出的分析结果是，FPGA给出的中断信号有问题，该信号经过CPLD转发到CPU后导致CPU反复跳入中断，造成系统崩溃。后来，因为经过重新编译的二进制文件没有引发类似现象，该问题就被当作是一个偶然事件被忽略了。...

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FPGA时序约束的几种方法     对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目标就会越清晰，相应地，设计的时序收敛过程就会更可控。 riple     从最近一段时间工作和学习的成果中，我总结了如下几种进行时序约束的方法。按照从易到难的顺序排列如下： riple 0. 核心频率约束...

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基于FPGA的IPV6数字包的拆装实现 文章出处:与非网 更新于2008-12-17 02:14:57 FPGA 　　笔者在参加国家“863”重大专题项目“高速密码芯片及验证平台系统”的过程中，遇到了将IPV6数据包的包头和数据部分拆开，然后在数据部分送密码芯片进行加/解密处理，最后再将处理后的数据部分与包头重新封装为数据包的课题。以往对IP包进行拆装多利用软件实现，但本项目涉及到配合高速密码芯片（处理速度在2Gbit/s以上）工作的问题，显然利用软件实现IP包的拆装在速度上达不到要求。为此，笔者运用FPGA（型号为Xilinx公司的XC2VP20-FF86CGB03...

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1、《Linear Systems and Signals》——B.P.Lathi 这本书个人觉得很不错，是一本线性系统和信号的入门好书。可以适用于通信、 电路、控制等专业。 虽说是入门的好书，但是本书的编排是内容由浅入深，讲述可是深入浅出。我通 读全书后，觉得深有体会，看这本书就像在看小说一般，对于一个话题的介绍， 往往从其历史发展说起，让你知道其来龙去脉。不像国内的书，一上来就是定理、 定律。同时，书中每讲完一个知识点，都会有适当的例题让你加深理解。 本书给我的一种感觉就是，作者将一种菜吃透了，消化了，而且掌握了作者这种 菜...

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1 决战Office之巅 Office实用技巧   技巧1：批量修改大小写 有时在文章录入过程中，因为不愿浪费时间在中英文之间切换，所以把所有的英文单词都以大写形式输入，如果要修改，当然不能一个一个来，否则一篇相当长的文档会让你伤透脑筋的。有了查找与替换，可以让你瞬间完成任务。 按下“Ctrl+H”组合键调出查找和替换对话框，在“查找内容”中输入字母全为大写的单词，在“替换为”中输入小写的正确单词，最后点击“高级”按钮，选中“区分大小写”项，单击“全部替换”就可以了。 技巧2：数字格式批量转换 在完成一篇报告后...

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SGMII应用中RocketIO的LOC约束怎么加？ 例如：ML410开发板上，Virtex4-FX60-FF1152-11，PHY1的引脚约束为： SGMIICLK_QO   M34 SGMIICLK_NQO   N34 RXPPADB_102   J34 RXNPADB_102   K34 TXPPADB_102   F34 TXNPADB_102   G34 PHY_INT_SGMII   K17 PHY_RESET_SGMII   J17 SGMIICLK_QO and SGMIICLK_NQO连接到一个GT11CLK_MGT,实例名为GT11CLK_MGT_INST; RXPPADB_102   J34 RXNPADB_102   K34 TXPPADB_102   F34 TXNPADB_102   G34 这两对差分信号连接到一个GT11，实例名为GT11_1000X_A； ...

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收藏 仿真工作流程(Verilog/Modelsim+Debussy) 这是献给大家的第二篇，文章详细说明了本人近一年来，自己摸索出来的一套仿真工作流程。 接触过Modelsim这类软件的朋友可能都会感觉上手比较困难，原因有二：一、对仿真机制不了解，对基于source+testbench的工作流程不熟悉（大多数朋友接触FPGA仿真可能以waveform的方式）；二、对软件的安装和使用不熟悉，Modelsim软件破解和平时常用软件相比要麻烦一些，也不像常用软件那样易于上手。 即使入门了，也...

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Xilinx ISE所涉及的一些命令以及Command Line的使用[讨论主题] 因为目前进行的一个项目使用了多块容量较大的Xilinx FPGA, 对各块FPGA进行synthesis,map,P&R和generating programming file就成了一个大问题。（惭愧啊，group里没有人有modular design的经验）虽然现在的工作站性能比较强劲，但产生每一个programming file还是要花上好几个小时。所以考虑到在Command Line下面进行所有的编译工作，下面是一点点心得，希望对大家有所帮助（不知道有Westor在那本ISE详解里面介绍过这个没有，偶是没有看过那本书了，不过，要是Westor已经写过了...

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这几天玩起了coLinux，安装Debian网络配置总搞不定，弃之不用。 安装Fedora5，成功。 Fedora Core 5 - Linux 发行套件之一:http://nchc.dl.sourceforge.net/sourceforge/colinux/FedoraCore5-2006.8-ext3-2gb.7z WinPcap:http://www.winpcap.org/install/bin/WinPcap_4_0_2.exe 我将使用Fedora 5运行在coLinux上，下面我们来安装coLinux,当然你可以选择任何一个Linux 发行套件来完成这些设置。 第一步：下载并安装coLinux   a.运行coLinux-0.7.1.exe文件，下一步，我同意，再下一步；   b.默认安装文件夹是“...

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原文地址：http://www.mcublog.com/blog/user1/5/archives/2007/24516.html 一、字节序定义 字节序，顾名思义字节的顺序，再多说两句就是大于一个字节类型的数据在内存中的存放顺序(一个字节的数据当然就无需谈顺序的问题了)。 其实大部分人在实际的开发中都很少会直接和字节序打交道。唯有在跨平台以及网络程序中字节序才是一个应该被考虑的问题。 在所有的介绍字节序的文章中都会提到字节序分为两类：Big-Endian和Little-Endian。引用标准的Big-Endian和Little-Endian的定义如下： a) Little-Endian就是低位字节排放在内存的低地址端...

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转载于edacn，原作者为kobegpfan，在此表示感谢！ 【转载】且慢，不要着急加 debug pin 很多朋友做FPGA测试的时候，都会感叹测试脚不够用，一旦出现bug，唯一的方法就是追加信号到 debug pin。问题是，对于大多数设计而言，增加一个debug信号的输出，也会导致重新综合和PR，这一般就是半天或者一天没了。在时间紧张的情况下，真能把人急死。但是即便如此，还有很大的概率，你增加的 debug 信号不足以解决问题，怎么办？再修改debug输出信号！这样一来，鬼知道什么时候项目才能完成。3 R3 i; T1 K: I) t+ P/ F- S' b2 e 2 m2 v, ]/ j) l* F...

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转载于edacn，原作者为kobegpfan，在此表示感谢！ 【转载】做完又一个FPGA项目后的感言 做了5年的FPGA了。手中经历的项目也不在少数。就在此刻又一个FPGA项目宣告结题，好多感受趁着现在还新鲜着，写出来和大家一起分享。不对之处，希望得到大家的指正。另外1234并没有绝对顺序，都是有感而发，随性而写。7 c9 h5 T+ [4 J- l, z% q $ C3 b7 J* R3 U. j/ J! S5 C1. 要和人配合。以我们做硬件的工程师为例，测试的时候一般都需要软件的配合，一个对硬件来说无比复杂的工作，可能在软件工程师看来就是几行简单的代码。所以要和人配...

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时序是设计出来的    我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑 的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中 ，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来 的。    在我们公司，每一个项目都有很严格的评审，只有评审通过了，才能做下一步的工 作。以做逻辑为例，并不是一上来就开始写代码，而是要先写总体设计方案和逻辑详细 设计方案，要等这些方案评审通过，认为可行了，才能进行编码，一般来说这部分工作...

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规范很重要    工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件 还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的 话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了， 更不要说检错了；如果一个项目做了一半一个人走了，接班的估计得从头开始设计；如 果需要在原来的版本基础上增加新功能，很可能也得从头来过，很难做到设计的可重用 性。     在逻辑方面，我觉得比较重要的规范有这些：    1.设计必须文档化...

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【zz】 1. waveform compare 比较两个wlf文件。 Tools -> Waveform Compare -> Comparision Wizard 2. dataflow hierarchy 在dataflow窗口显示出某个信号所在的hierarchy。 Dataflow窗口 -> Tools -> Options -> Show Hierarchy 3. udo file 将某个添加了除顶层端口信号的wave的do文件保存下来，以便下一次开启时不用重新添加信号和restart。此方法是我觉得最简单的调试方法。 Wave窗口 -> File -> Save -> Format -> x.do 打开do文件并将有用的内容复制到ISE工程目录下的.udo文件中，以后每次做仿真都可以不用...

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