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从电路到verilog | 编程综合运用,不得不从DDS的实例说起
实际上说道上一讲,老衲就可以体面撤退了。该说的都说了,细枝末节嘛,也不适合讲座这种短篇幅的东西来表现。可是老僧舍不得大家啊(实际上是舍不得出场费),所以凑个整两个九讲。话说回来,“九”这个数字一向与武林有关:《九阴真经》、《九阳真经》还有降龙2×9掌……
加菲
24
1评论
2016/08/30
电路
verilog
从电路到verilog | 欲要系统能跑起,仿真验证是真谛
数字逻辑系统的设计实际上包含两个相关又独立的领域:设计与测试。这套书重点是设计,因为老衲对于测试不在行,所谓“藏拙”者也。但是完全不介绍测试也不成:这样设计出来的代码不知道对错了。所以,今晚给大伙儿讲点皮毛。
加菲
22
2016/08/23
电路
verilog
从电路到Verilog | IP设计可企及,宏和参数只是为了合并同类模块
老衲第一次学习Verilog语言,基本就到前面几讲的程度,顶多加上了解`define宏定义。于是对于能设计IP核的人,那是佩服的五体投地,如黄河泛滥一发不可收拾。直到Verilog 2001出了参数(parameter)和生成块(generate)功能,做IP核就成了人人可以掌握的技能了。对头,下面老僧就和施主们讲这些内容。
加菲
94
1评论
2016/08/16
电路
电路设计
从电路到Verilog | 熟读语言要素,不会编程也懂verilog
前面不知道施主们感觉到没有,老僧一直在把大伙儿从电路往Verilog语言上拉。这才是正路,很多人却不晓得,可悲啊。
加菲
42
1评论
2016/08/09
电路
verilog
从电路到Verilog | 数字电路设计:有理论、有电路、有代码“三位一体”
书接上文,前面给大家介绍了时序逻辑电路的基本知识和代码写法。今天的讲座更精彩,讲数字电路设计的三种常用模式,有理论、有电路、有代码“三位一体”。
加菲
58
2评论
2016/08/02
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