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非常详细的基于encounter的版图设计
2010-08-03 17:31
希望能对大家有所帮助。
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45nm设计需要高效的底层规划
2010-07-27 12:56
随着产业向45nm工艺节点的转移,更多的芯片设计将成为焊盘受限的设计,I/O布局和排序的效率也将直接影响裸片的尺寸。虽然这种技术危机迫在眉睫,但目前大多数45nm的问题都集中在芯片的IP内核面积上,因为这是实现45nm技术的主要部分。但这些新内核必须适应更高电压、更大尺寸和标准接口依然占据主导的环境。
向45nm内核的迁移使优化的I/O规划和布局将越来越重要。这些挑战带来的问题是:谁应该负责芯片的I/O规划以及考虑
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ASIC/SoC后端设计作业流程剖析
2010-07-27 12:32
ASIC/SoC后端设计作业流程剖析 Toshiba(美国) 秦晓凌 Trident(
上海
) 潘中平 关键词 place route DSM megacell clock_tree STA OPT ECO 引言 众所周知,ASIC产品是从用硬件描述语言(
verilog
HDL,VHDL)开始进行数字逻辑
电路
设计的,经过相关的
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