Engineers show how to improve jitter and BER testing for SerDes
devices.
By Martin Rowe, Senior Technical Editor
串行数据流的速度不断提高，而误码规范也越来越严格，这使抖动容差性和误码率（BER）测试变得越来越重要。几位工程师以不同方式解决了这个问题，但是结果相似——他们全都缩短了测试时间，降低了设备成本。
David Andres 是 Marvell Semiconductor
公司的一位设计工程师，提出了一种可加快串行/解串器（SerDes）接收器 BER 测试的方法；Chung Wu 是 Maxim
Integrated Products 公司的产品定义师，运用眼图模板来定义 SerDes 接收器的性能；Christopher J.
Loberg 是 Tektronix 公司市场开发高级经理，利用波形发生器来创建测试信号。
Andres 花了数年时间来评估 SerDes
接收器。在那段时间，他开发了一种技巧，使他在测试数十个器件时，可以将接收器测试时间从数小时缩短至数分钟。在为 Marvell
的其他工程师构建其他评估系统时，他还发现了一些简化测试设置和降低成本的方法。
一些客户要求 Andres 针对低达 10–18 的 BER（每 1018 个比特的误码少于 1
个）进行测试，但大多数客户均要求验证每 1012 个比特的 BER。在这些误码比率下，速度为 2.5Gbps 的完整 BER
测试可能需要 6 分 40 秒。为了获得 99% 的“不会出现一个比特误码”置信度，Andres 需要对每个器件运行至少 100 次
BER 测试，总测试时间超过 11 个小时。
由于 Andres 一般要为新设计、变更的设计、需要抽查的设计测试多达 50
个器件，因此需要缩短测试时间。通过设置一项提高误码出现概率的测试，Andres
可把每个器件的测试时间缩短至数秒。加快的测试为他带来了足够的“被测器件（DUT）将达到可接受的 BER 性能”的置信度。
添加时序变化 为了加快测试，Andres 为数据流添加了数量受控的时序变化（抖动），使抖动与眼图模板规范重叠。在一项应用中，他利用 7
比特伪随机比特序列（PRBS7），在眼图模板内为每 127 个比特产生了 4
个边沿。添加的抖动产生了足够的时序变化来预测接收器的性能。他还利用了 PRBS23、PRBS31 和其他比特模式。
Andres 结合两种技巧为串行数据流添加受控的抖动：过采样和混频。过采样需使用速度四倍于相关比特率的模式发生器。他使用
10Gbps 模式发生器来构建 2.5Gbps PCI Express（PCIe）Generation 1 数据流。
Figure 1. Four consecutive bits of the same polarity produce a data
stream at ¼ of the highest bit rate (top trace). Changing the
timing of an edge changes jitter in 0.25 UI increments, producing
early or late edges (bottom trace).
为了从 10Gbps 信号得到稳定的 2.5Gbps 数据流，Andres 用 4 个连续1（或十六进制的单个 F）得到了
2.5Gbps 的单个的1比特，2.5Gbps 的单个 0 比特则是由 10Gbps 的 4 个连续的 0
比特得到的。然后，他移动边沿时序来创建抖动。
Andres 说：“借助 10Gbps 模式，就能把任何上升沿或下降沿的时序改变 0.25
个单位间隔（UI）。利用两个边沿，就能为信号添加 0.5 UI
的抖动。还可以在模式中改变最差情形抖动的位置。测试人员可以检查许多不同位置，然后向设计师提供反馈，说明模式中的弱点出现在何处。DUT
在一个方向能处理的抖动比另一个方向高得多。”
图 1 展现的是Andres 做法。上方的轨迹表明 2.5Gbps 的 4 个比特（1010），没有添加抖动（边沿未移动）。在
10Gbps 时，模式是由十六进制 F0F0 表示的。下方的轨迹是 2.5Gbps 的一系列 4 比特（1,0,0,1），但 0
比特和随后的 1 比特之间的上升沿提前 0.25 UI 出现了。
Listing 1. Using this code, David Andres of Marvell Semiconductor
develops a PRBS7 pattern.
Andres 的实现方法是在 10Gbps 利用十六进制 1（二进制 0001）来代替二进制 0000 后接十六进制 F（二进制
1111）。通过反复改变比特模式，Andres 能在 2.5Gbps 流中创建抖动。
表 1 列出了 Andres 用于开发 PRBS7 模式的代码。Pattern Data Line0002 中带有下划线的 4
个数字表示被缩短或延长 0.25 UI 的比特。例如，“8”表示前一个比特的延迟下降沿，而“E”表示后一个比特的提前下降沿。
Figure 2. Adding jitter to a data stream can force it into the
limits at the corners of an eye mask. Courtesy of Marvell
Semiconductor.
过采样过程没有为 Andres 提供足够的抖动以达到测试 PCIe 接收器所需的 0.65 UI 抖动。图 2
表明当比特边沿侵入眼图模板（钻石）时，就会出现误码。Andres
利用混频来添加正弦抖动（Sj），以便覆盖其余部分。事实上，他能产生足够的时序变化来完全闭合眼图。
图 2 中标明闭合眼图宽度的光标对应于比特边沿之间的 39
皮秒时间，并表示眼图闭合。波形上方的直方图表明边沿时序的分布。抖动覆盖大约 53 皮秒的范围，抖动的其余 14
皮秒来自数据相关抖动（DDj）和随机抖动（Rj）。Andres
说：“我不喜欢随机抖动，因为它很难量化和调试。随机抖动随着测量时间的延长而增加。”
Figure 3. David Andres of Marvell Semiconductor uses this test
setup to test SerDes receivers for BER in the presence of jitter.
图 3 显示了 Andres 用于评估 SerDes 接收器的测试系统的当前迭代。DUT 安装在一个评估板上。射频信号发生器产生
10GHz 信号，作为系统时钟。波形发生器提供代表 Sj 的调频（FM）信号。射频延迟线借助 Sj 信号来调制 10GHz 信号。
模式发生器的输出包含抖动的数据流，向 DUT 馈送信号。时钟输出触发采样示波器，以捕捉波形并产生眼图。误码检测器计算来自接收器
DUT 输出端的误码。
Andres 运用自己的技巧评估接收器的时序变化。他有意引入尽可能少的振幅变化，这是因为振幅变化也将影响接收器的性能。
减少测试仪器数量 Andres 最初使用的测试仪器比现在多，但每次需要创建新系统时，他都发现了一些方法来简化测试设置。Andres
说：“当我开始在这里工作时，我是唯一需要 12Gbps BER 测试仪的人。现在，有 12 至 15 名工程师使用它们。单台仪器约15
万美元，这是一大笔钱，因此我必须寻找办法来减少在每个设置中使用的测试仪器的数量。”
Andres
通过使用一条延迟线降低了系统成本，这样他可以使用不带有FM调制器的RF信号源。一条延迟线的成本一般是几百美元，而FM调制器会使RF信号源的成本增加大约
1 万美元。他还说，他用延迟线能调制正弦波高达 80MHz 的射频信号，而用FM调制器仅为
20MHz。延迟线的负面因素是延迟变化的大小一般只限于数百皮秒，而FM则能在较低频率产生数十纳秒的变化。因此，在必要时还需使用FM调制器。
为了进一步降低成本，Andres 尽可能购买二手设备。他提醒说，一些 BER 测试仪包含集成式延迟线，无须购买外部线。
他的第一个测试设置包括一条位于模式发生器输出端和 DUT 之间的 FR4 带状线。这增加了信号损失。Andres
在以后的测试设置中没有使用带状线，因为很难调试背板损耗导致的误码。另外，Andres
说，每个数据速率都需要不同的带状线，这降低了测试设置的灵活性，还增加了成本。他还取消了实时示波器，只是在需要调试设计时使用它。
利用眼图模板 Maxim Integrated Products 公司的 Chung Wu 也在评估 SerDes
接收器的抖动性能。在一篇名为《眼图模板有助于评估串行/解串器性能》的论文中，Wu
说明了他是如何针对时序变化（抖动）和振幅来测试误码的。该论文以表格和眼图形式提供了测试结果，表明温度和电缆长度是如何影响接收器在产生误码之前所能容忍的抖动大小的。
为了评估接收器的抖动，Wu
的测试系统生成受控的正弦抖动。合成扫频信号发生器（RF信号源）通过波形发生器的正弦输出对其射频信号进行调频调制。Wu
调整了接收器的信号振幅。
Wu 的论文解释了他遵循的流程：“当信号摆幅大于观察到的阈值时，解串器性能主要由抖动确定。我们随后在 5
米电缆上进行了一系列测试，串行数据速率为 660Mbps，并确定了在每个给定信号振幅级别解串器能容忍的最大抖动。”
Wu 把 25℃ 时的振幅设为 100 mVp-p，但在 95℃ 时，需要将器件设为 200
mVp-p。然后，改变抖动，以便发现在 2 分钟内不产生误码的最大值。
Figure 4. A test setup used by Chung Wu of Maxim Integrated
products uses a synthesizer sweeper that generates a modulated
clock signal for a bit analyzer.
图 4 中的测试设置表明，Wu 使用的系统与 Andres
相似，但所有注入的抖动均为正弦。射频合成器生成时钟信号，而波形发生器产生调制正弦信号。微波分析仪测量来自比特分析仪的输出时钟，并控制波形发生器。Wu
的测试设置使用的测试仪器比 Andres 的设置更多（图 3），这是因为 Wu 执行了温度测试并改变了信号振幅。
用 AWG 创建测试信号 Tektronix公司的 Chris Loberg
建议：利用任意波形发生器（AWG）为串行接收器的测试生成信号，就能简化串行测试。Loberg 表示：直接合成
AWG（有足够的采样率）能取代传统测试设置中使用的噪声发生器、正弦波发生器、图形发生器。
Loberg 的论文《直接生成信号方法有望简化串行接收器的达标测量》解释了如何用 AWG
来创建包括抖动在内的所有测试信号。Loberg 认为串行器件将会“看到”数字波形，但他表示，AWG
存储器中的采样点“其实能定义包括数字脉冲在内的任何波形。”
Figure 5. Chris Loberg of Tektronix has found that an arbitrary
waveform generator can reproduce a digital bit stream and add
analog signal characteristics.
图 5 描绘了能执行 Serial ATA 达标测试的测试设置。示波器是可选的，但必须有助于发现和解决问题。
以上三个应用示范了如何才能加快 BER 测试、用眼图模板来预测 SerDes 接收器的性能、简化
测试设置。除非某项标准需要人们以特殊方式执行测试，否则他们完全可以即兴发挥。
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