http://www.eefocus.com/sunleijun/blog/ http://www.eefocus.com/images/blog/common/eefocus.gif http://www.eefocus.com/sunleijun/blog/ zh-cn www.eefocus.com 5 图 4.1 综合的概念 4.1.2 逻辑综合的工具介绍 。工具操作界面 设计编译器(Design Compiler 简称 DC)是 Synopsys 综合工具的核...
类别：IC  查看评论 查看全文 ]]> 2010-11-15 14:57 /sunleijun/blog/10-11/198603_d9508.html 类别：IC  查看评论 查看全文 ]]> 2010-11-15 11:05 /sunleijun/blog/10-11/198565_df261.html 类别：IC  查看评论 查看全文 ]]> 2010-11-14 14:07 /sunleijun/blog/10-11/198521_89d56.html
类别：IC  查看评论 查看全文 ]]> 2010-09-03 18:58 /sunleijun/blog/10-09/195236_f7476.html http://blog.csdn.net/study16/archive/2009/07/26/4382113.aspx http://hi.baidu.com/lixu1113/blog/item/48ac67c21a3931170ef47709.html
类别：hardware  查看评论 查看全文 ]]> 2010-08-27 11:04 /sunleijun/blog/10-08/194826_908b8.html 类别：verilog  查看评论 查看全文 ]]> 2009-09-16 11:00 /sunleijun/blog/09-09/176589_b17b1.html 类别：hardware  查看评论 查看全文 ]]> 2009-06-15 18:55 /sunleijun/blog/09-06/171701_4eb80.html 类别：hardware  查看评论 查看全文 ]]> 2009-06-15 15:06 /sunleijun/blog/09-06/171698_be83b.html 时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。 状态机采用VerilogHDL语言编码，建议分为三个always段完成。 三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器， 然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。 三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说...
类别：hardware  查看评论 查看全文 ]]> 2009-06-15 13:36 /sunleijun/blog/09-06/171693_c5c05.html
类别：hardware  查看评论 查看全文 ]]> 2009-05-26 20:05 /sunleijun/blog/09-05/170855_27322.html FPGA做逻辑综合和布局布线时，需要在工具中设定时序的约束。 通常，在FPGA设计工具中都
类别：经验  查看评论 查看全文 ]]> 2009-05-26 19:48 /sunleijun/blog/09-05/170854_9b44f.html 类别：hardware  查看评论 查看全文 ]]> 2009-05-26 19:47 /sunleijun/blog/09-05/170853_97bde.html 类别：经验  查看评论 查看全文 ]]> 2009-05-26 19:42 /sunleijun/blog/09-05/170852_49810.html 类别：经验  查看评论 查看全文 ]]> 2009-05-26 16:50 /sunleijun/blog/09-05/170846_fb4c1.html 类别：hardware  查看评论 查看全文 ]]> 2009-05-11 09:29 /sunleijun/blog/09-05/170164_6e0b4.html